Kajian ini menekankan pembangunan pelantar ujian litar salinghubung FPGA
untuk mengesan litar terbuka marginal dalam peranti Stratix® V. Keperluan untuk ujian
secara laju ini disebabkan oleh peningkatan jumlah kecacatan rintangan terbuka, akibat
daripada komplikasi proses pembuatan transistor yang semakin mengecil menuju skala
nanometer (nm). Kecacatan ini tidak dapat dikesan oleh ujian yang sedia ada semasa
operasi pembuatan dan kajian ini menggunakan pelancaran bit semasa peralihan (LOS)
untuk mengesan kecacatan marginal. Dalam pelaksanaan kajian ini, beberapa reka
bentuk yang unik dilaksanakan untuk menjana isyarat jam secara laju dan isyarat
pemboleh imbas saluran data untuk menyokong kaedah LOS. Sementara itu, keupayaan
untuk menguji litar salinghubung pada frekuensi tinggi memerlukan pembolehubah
untuk mengawal jarak laluan yang perlu diuji dan mengawal penggunaan kuasa peranti.
Pemboleh ubah ini dan metodologi perlaksanaan ujian ini dibincangkan dengan teliti di
dalam kajian ini. Ujian secara LOS dalam kajian ini dapat mengesan 81 % daripada
keseluruhan sumber salinghubung secara berkesan. Ujian ini juga telah berjaya
mengesan kecacatan ini pada frekuensi sehingga 400 MHz dan terbukti ujian ini sensitif
pada kelewatan data yang perlu dikesan. Keupayaan untuk mengesan kecacatan dengan
hanya 0.56 kΩ rintangan adalah lebih baik daripada sasaran 3 kΩ pada awal kajian ini.
Ia juga adalah lebih baik daripada kesusasteraan lain dengan sasaran dalam lingkungan 6
kΩ to 10 kΩ sahaja.
This research highlights the development of test platform of FPGA interconnect
to capture marginal open defect on Altera® Stratix V devices. The need for at-speed test
was due to the increasing number of marginal open defects, resulting from
manufacturing process complexity anticipated from continuously shrinking transistors
towards nanometer (nm) scale. The defect was unable to be captured by current stuck-at
test and this research utilized the Launch on Shift (LOS) transition delay method to
detect the marginal open defects. Towards the final implementation, there are few
unique design implemented in order to generate the at-speed clocks and the pipelined
scan enable signals to support LOS method. Meanwhile, the ability to test the
interconnect on at-speed frequency required new routing tool control variables to limit
the interconnect path lengths and device power consumption. The control variables are
discussed further in this research. The LOS test patterns used in this research managed
to cover up to 81% of the overall routing resources for marginal open defect effectively.
Furthermore, the test was successfully implemented at frequencies up to 400 MHz and
proven to be sensitive to routing delay to capture marginal open defects. The ability to
capture the defect with only 0.56 kΩ resistance is better than the initial 3 kΩ target in
this research. It is also better than other literatures which targeted between 6 kΩ to 10
kΩ only.
Development of test platform of fpga interconnect to capture marginal open defect_Fahmy Hafriz Bin Mohamed Sultan_E3_2015_MFAR