Tesis ini membentangkan kajian teknik reka bentuk kuasa yang rendah sedia ada dan kemungkinan untuk digunakan dalam litar reka bentuk analog khususnya pembanding. Pembanding membandingkan dua isyarat analog dan menghasilkan output isyarat digital. Ini menjadikan pembanding sebagai komponen utama dalam ADC. Oleh itu, fokus projek ini adalah pemeriksaan terperinci struktur teknik kuasa yang rendah untuk digital dan analog dan bagaimana ia harus dilaksanakan pada pembanding. Dalam projek ini, teknik pengurangan kuasa seperti pengurangan VDD, ‘bulk-driven’, MTSCStack, DTTS telah dibincangkan dan direka semula. Keputusan menunjukkan bahawa pembanding yang dicadangkan dengan ‘bulk-driven’ mempunyai nilai gandaan voltan yang paling kecil iaitu 36 berbanding pembanding lain. Bagi offset, pembanding MTSCStack & DTTS adalah yang terendah bernilai 8.8 mV diikuti oleh pembanding yang kurang VDD, manakala pembanding yang dicadangkan bernilai 13.3 mV. Resolusi pembanding cadangan bernilai 25 mV diikuti oleh pembanding konvensional, kemudian pembanding yang kurang VDD, manakala pembanding dengan DTTS dan MTSCStack mempunyai resolusi yang paling rendah iaitu 18 mV. Pembanding konvensional mempunyai lengah perambatan 0.45 ns yang terendah diikuti oleh pembanding ‘bulk-driven’, pembanding yang kurang VDD dan pembanding dengan MTSCStack & DTTS mempunyai kelewatan tertinggi iaitu 0.78 ns. Akhir sekali, dari segi penggunaan kuasa, pembanding yang dicadangkan berjaya mendapatkan penggunaan kuasa yang paling rendah dari segi kuasa dinamik dan jumlah kuasa total adalah serendah 11.31 μW.
_______________________________________________________________________________________________________
This thesis presents the study of the available low power design techniques and its feasibility to be applied in the analog design circuit specifically the comparator. A comparator compares two analog signals and produces a digital signal output. This makes comparator as the main component in ADC. Therefore, the focuses of this project is the detailed examination of the elements or structure of low power techniques for digital versus analog and how it should be implemented in the comparator. In this project, power reduction techniques such as Reduced VDD, bulk-driven, MTSCStack, DTTS were discussed and redesigned. Results show that the proposed comparator which is the comparator with bulk-driven has the smallest voltage gain of 36 compared to other comparators. For the offset, MTSCStack & DTTS comparator has the lowest offset of 8.8 mV, followed by comparator with reduced VDD, but proposed comparator has the offset of 13.3 mV. The resolution of the proposed comparator is 25 mV followed by the conventional comparator, then comparator with reduced VDD, while comparator with DTTS and MTSCStack has the lowest resolution of 18 mV. The conventional comparator having the lowest propagation delay of 0.45 ns followed by comparator with bulk-driven, comparator with reduced VDD and comparator with MTSCStack & DTTS has the highest delay of 0.78 ns. Finally, the proposed comparator has managed to get the lowest power consumption in term of dynamic power and the total power consumption as low as 11.31 μW.
Study of low power design techniques for analog circuits / Yudi Prasetya