Pengsaizan transistor telah menjadi satu masalah besar kepada pereka dengan kemajuan dalam teknologi CMOS yang telah mengurangkan bekalan voltan dan panjang saluran transistor. Berhubung dengan ini, matlamat pertama tesis ini adalah menggunakan metodologi gm/ID untuk menentukan pengsaizan transistor dalam mereka bentuk penguat transkonduktans kendalian (OTA) kaskod terlipat untuk Penukar Analog kepada Digital Sigma Delta bagi aplikasi radio jalur lebar. Reka bentuk adalah menggunakan Teknologi Proses CMOS SilTerra’s 0.13μm. Metodologi gm/ID adalah satu kaedah untuk menentukan pengsaizan transistor berdasarkan ciri transistor yang unik yang mengaitkan hubungan nisbah gm/ID dengan arus salir. Metodologi ini boleh diapplikasikan kepada semua kawasan operasi transistor tetapi dalam tesis ini, fokusnya hanya pada kawasan penyongsangan kuat. Matlamat kedua tesis ini adalah untuk mengkaji kesan kapasitan beban kepada OTA kaskod terlipat. Ini adalah penting untuk mengetahui parameter OTA kaskod terlipat yang dipengaruhi oleh kapasitan beban. Reka bentuk ini disahkan dengan menggunakan Cadence Virtuoso. OTA kaskod terlipat ini dapat mencapai gandaan hampir 77dB dan frekuensi gandaan uniti yang besar hampir 450MHz dalam dengan kapasitor beban sebanyak 0.04pF. OTA kaskod terlipat ini melesapkan kuasa sebanyak 253.7μW pada VDD ±1.2V. Pelesapan kuasa yang rendah untuk mencapai gandaan dan GBW yang diingini telah menjadi merit reka bentuk ini apabila dibandingkan dengan kerja yang serupa. Keputusan menunjukkan bahawa apabila kapasitor beban dikurangkan, GBW menjadi besar dan menyimpang lebih jauh daripada GBW yang dijangka dan ini menunjukkan kapasitor intrinsik pada nod telah menjadi ketara. Justeru, adalah penting untuk mengetahui dan mengambil kira kapasitan beban pada peringkat berikutnya sebelum membuat reka bentuk.
_______________________________________________________________________________________________________
Transistor sizing has been a major problem for designers with the advancement in the CMOS technology which continuously scales down the transistor channel length and supply voltage. In relation to this, the first aim of this work is to use the gm/ID method to determine transistor sizing in the design of a folded cascode operational transconductance amplifier (OTA) in sight of the Sigma Delta Analog to Digital Converter for wide band radio application. The design was done using SilTerra’s 0.13 μm CMOS Process Technology. The gm/ID method is to determine transistor sizing based on the unique transistor characteristic which relates gm/ID the ratio and the normalized drain current. This method can be applied to all region of operation of MOS transistors, but in this work, the focus was in the strong inversion region. The next aim was to investigate the impact of the load capacitance on the folded cascode OTA performance. It is important to conduct this study to identify the design parameter which is affected by the load capacitance. The design was verified using Cadence Virtuoso. From the results obtained, the designed folded cascode OTA is able to achieve a gain of almost 77dB and a large GBW of almost 450MHz with a load capacitance of 0.04pF. The power consumption of the whole circuit is 253.7μW at VDD ±1.2V. It is this low power consumption to achieve the desired gain and GBW that becomes the merit of this design when benchmarked against similar work by others. The results also show that when the load capacitance is decreased, the GBW becomes larger and deviate more form the expected GBW which indicates that the intrinsic capacitance at the node has at this stage become significant. It is therefore very important to know and consider the load, i.e. subsequent stage, capacitance of the OTA prior to the design stage.
Design of A 0.13μm CMOS folded cascode ota using the gm-1D method / Ong Kah Veng