CMOS SRAM yang berfrekuensi tinggi dan berkuasa rendah telah direkabentuk. Bentuk SRAM CMOS tersebut adalah bersifat dua mod yang beroperasi untuk "read" dan "write". SRAM CMOS tersebut mengandungi lapan transistor dalam setiap memori cel dan berupaya untuk menjalankan operasi "read write" dalam satu kitaran dengan syarat tidak menjalankan operasi tersebut dalam lokasi yang sama. SRAM yang direkabentuk adalah 4Kbit memori dengan 33 "entries" dan bersaiz 128 "entry". Di samping itu, SRAM yang direkabentuk beroperasi dalam 1.05V. Frekuensi yang ditetapkan adalah 125MHz dan kuasa maksimum yang didiscas adalah 2.1mW. Arus yang diperlukan adalah 10mA maksimum dan arus untuk "standby" mod adalah 2mA. Kaedah operasi SRAM ditetap kebaikannya dan sifatnya dengan menjalankan simulasi PVT, iaitu pada variasi proses, voltan dan suhu. "Internal race" untuk SRAM diidentifikasikan dan dikira betapa kritikal sifat tersebut dalam operasi "read write". Oleh itu, kebaikan rekabentuk SRAM dapat diramalkan.
_________________________________________________________________________________________
A synchronous dual-ported high speed and low power CMOS SRAM is described. This SRAM is an 8T (transistors) architecture that has 8 transistors in every single memory cell that are capable of performing a read and write operation in one cycle, under the condition that it is not performing the read and write operation in the same decoded address simultaneously. The proposed SRAM has 4Kbit memory capacity with 33 entries and 128 size of entry and was custom designed using 90nm process. The SRAM is operating properly with supply voltage of 1.05V. The targeted operating frequency is at 125MHz and it dissipates a maximum active power of 10.5mW and consumes a maximum standby power of 2.1mW. The targeted current consumption for the SRAM is having a maximum active value of 10mA and a maximum standby current of 2mA. The functionality of the SRAM is guaranteed by running simulations over a wide range of Process, Voltage and Temperature (PVT) corners. Internal race checking for SRAM has been adopted to perform further verification to ensure that there’s no failing signal in the SRAM that will cause functional error and excess power consumption in SRAM.
Design a high performance dual ported 1 read 1 write cmos sram_Yeoh Ee Ee_E3_2006_NI