Pada masa ini, FPGA (Programmable Gate Field Array) adalah salah satu pilihan yang mempertimbangkan untuk rekabentuk sistem digital jika dibandingkan dengan ASIC (Application-Specific Integrated Circuit). Ini adalah kerana fleksibiliti FPGA untuk mengemaskini sistem. Intel Stratix 10 FPGA adalah FPGA dari Intel Cooperation memerlukan penjujukan kuasa yang betul untuk mengelakkan kerosakan pada peranti. Selain kuasa penjujukan, Intel Stratix 10 FPGA perlukan antara 200 us and 100 ms POR (Power On Reset) semasa kuasa dihidupkan untuk mengelakkan FPGA dari menetapkan semula dan sebanyak 100 ms yang perlu dimatikan FPGA. Banyak kaedah kuasa penjujukan dilaksanakan untuk FPGA seperti komponen diskret, pembahagi peraturan perintang, urutan IC (Integrated Circuit), MCU (Microcontroller), CPLD (Complex Programmable Logic Device) dan FPGA. Semua pendekatan ini digunakan untuk mengawal kuasa untuk dihidupkan dan dimatikan kepada pengatur voltan melalui pin bagi membolehkan pengatur voltan dan antaramuka piawai seperti SM (System Management) Bas dan PM (Power Management) Bus. Projek ini, cip tidak meruap Intel MAX 10 FPGA digunakan untuk pengawal pengurusan kuasa voltan. FPGA ini termasuk ADC (Analog to Digital Converter) dan UFM (User Flash Memory) yang kritikal untuk membentuk pengawal pengurusan kuasa. Pengawal pengurusan kuasa akan menggunakan NIOS II dan Avalon-MM (Memory-Mapped) Bas akan menyambung semua ADC, UFM, pemasa, UART (Universal Asynchronous Receiver/Transmitter), PWM (Pulse Width Modulation) dan PM Bus. Keputusan untuk projek ini adalah menguruskan kuasa kepada FPGA dengan PM Bus pengatur voltan serasi dalam spesifikasi POR dari 200 us ke 100 ms dan 100 ms spesifikasi untuk mematikan FPGA. Terdapat beberapa kelebihan menggunakan Intel MAX 10 FPGA seperti dibina pada ADC, UFM, fleksibiliti FPGA, dan NIOS II.
Currently, FPGA (Field Programmable Gate Array) is one of the choices that consider for digital system design compare to ASIC (Application-Specific Integrated Circuit). This is due to the flexibility of the FPGA to update design based on the application. Intel Stratix 10 FPGA is the FPGA from Intel Cooperation that required proper power sequencing to avoid damage on the devices. Besides power sequencing, Intel Stratix 10 FPGA required 200 us to 100 ms POR (Power On Reset) during power up sequence to avoid FPGA in reset state and require total power down sequence in 100 ms. There are a lot of power sequencing methods are implemented for FPGA such as discrete component, resistor divider rule, sequencing IC (Integrated Circuit), MCU (Microcontroller), CPLD (Complex Programmable Logic Device) and FPGA. All these approaches are used to control the power on and off for the voltage regulator through pin enable voltage regulator and standard interface such as SM (System Management) Bus and PM (Power Management) Bus. For this project, non-volatile Intel MAX 10 FPGA is used for power management controller. This FPGA include internal ADC (Analog to Digital Converter) and UFM (User Flash Memory) that is critical to design power management controller. Power management controller is running on NIOS II and Avalon-MM (Memory-Mapped) Bus is used to connect all the ADC, UFM, timer, UART (Universal Asynchronous Receiver/Transmitter), PWM (Pulse Width Modulation) and PM Bus. This project is to power up and power down the PM Bus compatible voltage regulator within the POR specification which is 200 us to 100 ms and achieve 100 ms power down for FPGA. There are a number of advantages using Intel MAX 10 FPGA such as built in ADC, UFM, flexibility of FPGA, and NIOS II soft processor.
Power management controller by using intel max 10 fpga_Ooi Kheng Jin_E3_2017_MFAR