Salah satu teknik pengurangan kuasa yang digunakan secara meluas dalam Peringkat Daftar Pemindahan (PDP) peringkat reka bentuk adalah ‘clock gating’. Walau bagaimanapun, penambahan logik ‘clock gating’ telah meningkatkan kerumitan reka bentuk dan usaha pengesahan yang lebih besar diperlukan. Kaedah pengesahan konvensional digunakan secara meluas yang merupakan mekanisme papan memeriksa dalam Kaedah Pengesahan Terbuka (OVM). Sebagai tambahan, terdapat beberapa kaedah yang dicadangkan dahulu seperti penggunaan benih induk yang sama dalam pelbagai simulasi, RTL kepada ACL2 translasi dan pengesahan masa sekatan jam. Akan tetapi, kaedah-kaedah yang dicadangkan dahulu masih tidak mempunyai keupayaan untuk benar-benar memastikan ketepatan logik ‘clock gating’ dalam reka bentuk. Kaedah pengesahan yang dicadangkan, yang dipanggil Semakan ‘clock gating’ (CGAC) bertujuan menangani kelemahan kaedah pengesahan konvensional. Kaedah ini adalah bebas daripada persekitaran pengesahan yang digunakan di bangku ujian. Selain itu, kaedah yang dicadangkan juga bertujuan untuk mencapai pengesahan yang lebih cepat terhadap logik ‘clock gating’ dalam reka bentuk dengan usaha yang minimum. Kaedah yang dicadangkan adalah aliran automatik yang mengambil dua input utama iaitu kod yang ditulis dalam Bahasa Penerangan Reka Bentuk (BPRB) dalam peringkat PDP dan ‘clock domain’ maklumat reka bentuk. Dengan menggunakan input utama, kaedah yang dicadangkan menjana semakan ‘clock gating’. Kaedah yang dicadangkan digunakan pada dua reka bentuk untuk mengesahkan ‘clock gating’ reka bentuk-reka bentuk yang tersebut. Butiran mengenai pelaksanaan kaedah yang dicadangkan terkandung dalam tesis ini. Dengan menggunakan kaedah ini, sebanyak lima kesalahan ‘clock gating’ ditemui dan analisis kesan kesalahan tersebut dibincangkan. Kaedah yang dicadangkan meningkatkan keberkesanan masa yang digunakan untk pengesahan ‘clock gating’ sebanyak 87.5% dan 75% masing-masing untuk kedua-dua reka bentuk yang digunakan berbanding dengan kaedah OVM. Namun begitu, terdapat beberapa had dalam kaedah yang dicadangkan iaitu kaedah ini digunakan di Intel, maklumat reka bentuk yang digunakan tidak boleh didedahkan dan reka bentuk tidak dikawal oleh penulis. Kesimpulannya, kaedah yang dicadangkan terbukti berkesan dalam memastikan pelaksanaan ‘clock gating’ yang betul dalam reka bentuk.
__________________________________________________________________________________
One of the power reduction techniques widely used in Register Transfer Level (RTL) stage of a design is clock gating. However, the addition of clock gating logics has increased the complexity of a design and therefore considerable amount of verification effort is required. The conventional verification method used widely is the scoreboard checking mechanism in Open Verification Methodology (OVM) verification environment. In addition, there are several methods proposed over the years to solve the verification of clock gating logics, for example, same master seed usage in multiple simulations, RTL to ACL2 translation and gated clock timing verification. However, the previous proposed methods still lack the capability to completely comprehend the checking of the correctness of clock gating logics of a design. The proposed verification method, called Clock Gating Assertion Check (CGAC) is aimed at addressing the limitation of the conventional verification method. The method is independent of verification environment used in a test bench. Besides, the proposed method is also aiming at achieving an efficient pre-silicon verification closure on clock gating logics with minimum verification effort. The proposed method is an automated flow that takes in two main inputs, namely codes written in Hardware Description Language (HDL) in RTL stage and clock domains information of a design. By using the main inputs, the proposed method generates assertion checks at possible clock gating boundary conditions. The clock gating logics of two Soft Intellectual Property (SIP) designs were verified using the CGAC method. The details of the implementation of the method are discussed in this thesis. By using the method, a total of five clock gating bugs were found and analysis on the impacts of the bugs is discussed. The proposed method further improved the efficiency of clock gating functional verification by 87.5% and 75% in terms of verification time spent in weeks for the first and second design respectively compared to the conventional method used which is OVM. However, there are a few limitations in the proposed method whereby it is used within Intel, the design information cannot be disclosed in this thesis and the designs are not within the author’s control. As a conclusion, based on the results obtained, it is concluded that the proposed method is proven effective in ensuring the correct clock gating implementation in a design.
Clock gating assertion check an approach towards efficient verification closure on clock gating functionality_Wang Jian Zhong _E3_2017_MYMY