Tesis ini menunjukkan cara menulis kod, gambarajah litar hasil daripada proses penterjemahan kod kepada litar dan bentangan litar tersebut. Projek ini adalah untuk pemprosesan digital dalam cip dan masih memerukan usaha secara mendalam kerana projek ini masih baru di Universiti Sains Malaysia. Proses pertama dalam projek ini adalah menulis kod VHDL dan membuat simulasi terhadap kod tersebut. Untuk menguji kod tersebut,isyarat masukan untuk setiap data input perlu di berikan dan ini dilakukan dengan menulis satu lagi kod yang dinamakan ‘testbench’. Kemuadian, setelah mendapat hasil simulasi yang betul, kod tadi ditukar kepada litar . Seterusnya, frekuensi maksimum untuk sistem yang dibina dicari. Frekuensi ini yang akan menentukan bilangan data yang akan keluar sebagai output bagi setiap saat. Frekuensi maksimum untuk keadaan tipikal adalah 204MHz dengan keluasan 162238.88um2 . Analisa untuk kuasa juga dilakukan dan litar perlu diubah jika kuasa lesapan yang tinggi berlaku, ini dilakukan dengan meletakkan penimbal pada setiap masukan dan keluaran. Kuasa keseluruhan, 0.0294mW yang diperoleh akan digunakan untuk menentukan lebar cincin kuasa pada bentangan. Kemudian, litar tadi ditukar kepada bentangan menggunakan ENCOUNTER untuk mendapatkan fail GDSII. Proses terakhir ini penting untuk mendapatkan nilai sebenar bagi analisa masa, kuasa dan keluasan cip. Analisa ini akan mengambil kira semua nilai rintangan dan kapasitor bagi seluruh sambungan untuk setiap get logic. Setiap sel disusun pada setiap lapisan bentangan supaya jarak antara sumber isyarat jam dengan semua sel adalah sama, ini bertujuan supaya isyarat jam diterima pada masa yang sama untuk setiap sel.
______________________________________________________________________________________
This report included code writing, schematic, layout and simulation result for front end and backend process. This design is actually done for digital signal processing and still need more effort in research since this project is still new in our university. Front end process consists of behavioral description, RTL description and gate level description. Synthesis is done throughout this process to specify the maximum frequency for clock signal. This design has achieved frequency of 204MHz at typical process with
162238.88um2 in total area and only 0.0294mW in power consumption. Our target is to
get high speed system to produce high data rate. We also want to reduce the power consumption especially the dynamic and static power. For front end, the design had been carried out for behavioral description, synthesis and verilog in for gate level simulation. Then, the gate level netlist will be imported for back end process included its timing constrain. A simple floorplan is generated, blocks or cells are placed, power routing is done and all analysis for timing, violation ,clock tree and fixing all problems in our layout . Our target is to get GDSII file with no violation in setup and hold time, also no signal integrity problems. For back end analysis, there are no violation since the slack minimum slack value is 6.553ns for rising edge signal and 7.739ns for falling edge signal. The last process is very important because the parasitic resistor and capacitance have been considered so that the timing and power analysis will be more accurate. In addition, clock tree synthesis is carried out to arrange all standard cells at certain place in the core so that the clock signal will arrive at same time for all cells.
Design of 8 bits parallel to-serial converter for baseband using vhdl_Ruhaifi Abdullah Zawawi_E3_2006_NI