Tesis ini mempersembahkan reka bentuk 0.13-μm CMOS jalur lebar penguat hingar rendah dengan dapatan tinggi untuk aplikasi frekuensi bermula dari 3 GHz sehingga 10 GHz. Reka bentuk ini dilaksanakan di dalam proses teknologi SilTerra’s 0.13-μm CMOS. Penguat Hingar Rendah ini menggunakan topologi “Common Gate (CG)” sebagai transistor masukan
untuk mencapai galangan masukan yang sesuai untuk jalur lebar dan dikaskodkan dengan topologi “Common Source (CS)” yang digunakan untuk penambahbaikan dapatan dan juga bertindak sebagai penguat penggunaan semula arus untuk menjana pengunaan kuasa rendah. Simulasi reka bentuk Penguat Hingar Rendah ini menggunakan Cadence SpectreRF untuk menjana keputusan untuk persembahan metrik penguat hingar rendah yang telah direka bentuk. Keputusan yang di dapati daripada simulasi “pre-layout” dibandingkan dengan spesifikasi rekabentuk yang awal. Dengan mennggunakan topologi yang di cadangkan, satu jalur lebar penguat hingar rendah dengan luas jalur dari 3GHz sehingga 10GHz telah
dihasilkan. Dapatan di atas 10 dB bermula dari 2.46GHz dan mula menunjukkan respon rata dari 4.7 GHz sehingga 12.4G Hz dengan nilai sebanyak 19.1±0.25 dB, S11 dan S22 menunjukkan prestasi yang baik dengan tetap berada di bwah -10 dB sepanjang operasi luas band dan menandakan penguat hingar rendah ini mempunya galangan masukan dan galangan
keluaran yang bersesuaian. Keputusan yang sentiasa di bawah -45 dB sepanjang operasi luas band menunjukkan ada pengasingan yang baik diantara tahap masukan dan tahap keluaran. Noise Figure (NF) bernilai 4.65 dB sehingga 5.33 dB dan ciri-ciri kelinearan yang diwakili oleh pengukuran nilai bagi IP1dB dan juga IIP3 adalah -18 dB dan -6.78 dB. Penggunaan kuasa keseluruhan reka bentuk ini adalah 10.20 mW dan faktor kestabilan Kf adalah stabil tanpa syarat untuk luas band yang disebutkan. Oleh yang demikian, rekabentuk jalur lebar penguat hingar rendah ini berjaya memenuhi spesifikasi rekabentuk yang telah ditetapkan.
_______________________________________________________________________________________________________
This thesis presents the design of a wideband low noise amplifier (LNA) with high gain for 3 GHz to 10 GHz frequency application. The design was implemented in SilTerra’s 0.13-μm CMOS process technology. The LNA design employs an input transistor with the Common Gate (CG) topology to achieve wideband input impedance matching cascaded with a transistor of the Common Source (CS) topology used for gain enhancement and also acts as current reuse amplifier to provide low power consumption. Simulation of the LNA design was using Cadence SpectreRF to provide results of the performance metrics of the proposed LNA. Results obtained from the pre-layout simulation were compared with the design specification set. By using the proposed topology, a wideband low-noise amplifier with a bandwidth of 3.0 GHz to 10 GHz was obtained. The gain is above 10 dB starting at 2.46 GHz and begins to show almost flat response starting from 4.7 GHz to 12.4 GHz with gain of 19.1±0.25 dB. S11 and S22 show a good results maintaining less than -10 dB across the bandwidth of operation, indicating that the proposed LNA has good input and output matching. The reverse isolation indicates that there is good isolation between the input and output stages of the LNA since the result shows that it is lower than -45 dB across the bandwidth of operation. The noise figure (NF) is between 4.65 dB to 5.33 dB across the dedicated bandwidth while the linearity
properties represents by measurements of the IP1dB and IIP3 are at -18 dB and -6.78 dB, respectively. The power consumption of the whole design is 10.20 mW and stability factor Kf is unconditionally stable across the mentioned bandwidth. It can be concluded that the design of the wideband LNA is successful with all performance metrics achieving the design specification.
Design of 0.13-μm CMOS wideband lna with high gain for 3GHz to 10GHz frequency application / Zulhilmi Abdul Gapar