Pelepasan elektrostatik (ESD) tahap komponen litar masih kekal semenjak dua dekad, jika dibandingkan dengan teknologi silikon yang telah menunjukkan perkembangan yang pesat dalam kaedah kawalan ESD. Piawaian ESD JEDEC memainkan peranan penting dalam penentuan tahap tekanan ESD dalam industri semikonduktor dan diaplikasikan ke atas semua produk yang di mana spesifikasinya bercirikan kaedah ujian ESD, prosedur dan penilaian, serta mengklasifikasikan model caj tubuh badan (HBM) yang sensitif pada komponen dan model peranti caj (CDM) yang sensitiviti terhadap dicaj. Piawai ini sememangnya kekurangan dalam penentuan tekanan voltan maximum. Namun, terdapat ruang untuk penambahbaikan garis panduan apabila melakukan persediaan awal untuk gabungan pin bagi ujian HBM. Matlamat tesis ini adalah untuk mempertingkatkan metodologi ESD secara optimum dengan rujukan piawai peruntukan kumpulan pin JEDEC dalam degradasi kebocoran arus semasa tekanan untuk mengukur fungsi produk. Perubahan model ke tahap sasaran tekanan ESD yang lebih sahih dan selamat telah disarankan, berdasarkan data yang dikumpul daripada 14nm dan 22nm dengan menggunakan proses peranti teknologi yang berbeza di mana sebahagian data digunakan untuk menganggar ketepatan piawai JEDEC JS001 dan keperluan JS002 dalam peringkat komponen ESD untuk HBM dan CDM masing-masing. Keberkesanan dalam untuk ukuran analisis data untuk peningkatan arus bocor sebelum dan selepas ujian ESD dengan menggunakan statistik JMP telah menjimatkan masa analitik. Hasil kajian ini juga menunjukkan bahawa data yang dikumpul melalui ujian CDM pada 14nm dan 22nm adalah lebih tepat dalam ramalan voltan tahanan berbandingkan kaedah puncak semasa sejurus disebabkan oleh kegagalan pin terhadap voltan yang ditekankan.
Integrated Circuit (IC) component level Electrostatic Discharge (ESD) requisites have stayed constant essentially for past two decades, having said so since the silicon technologies showing rapid advanced and efficacious control methods have prodigiously amended as well as improved. ESD standard JEDEC requirements has been part of success criteria on determine the ESD stress level in semiconductor industry. The standards applied across all product where its specification define for ESD test method, procedure, evaluation and classifying Human Body Model (HBM) a ESD model sensitive on component and ESD sensitivity to charge namely Charged Device Model (CDM). Apparently, the main gaps for this industrial standard missing of defining the withstand ESD stress voltage and recommended step test. Nevertheless, there is room of improvement to recommend guideline for when performing preliminary setup on pin combination for HBM test. In this thesis, will recommend a model change to more authentic but safe ESD stress target levels predicated on actual field data accumulated from 14nm and 22nm differences technology process devices as part of data for the learning on estimation the accuracy of the standards JEDEC JS001 and JS002 requirements on HBM and CDM respectively. Nonetheless, a much effective and time saving way established for data analysis of measurement leakage current increase before and after ESD test using JMP statistics tool on 14nm and 22nm small package devices. Driving to the standardization the new guideline for HBM successfully established. Lastly, the result of this research demonstrates the actual CDM test collected data on 14nm and 22nm more accurate on predicting the withstand voltage compare the peak current methodology.
Electrostatic discharge for sysyem on chip applicationsCheryl _She Siew Yuet _M4_2017_MFAR