Kriptografi memainkan peranan yang penting dalam keselamatan data terhadap serangan dari pihak ketiga. Dalam tesis ini, tumpuan adalah untuk melaksanakan algoritma kriptografi yang biasa digunakan seperti Piawai Penyulitan Lanjutan (AES) dan meningkatkan prestasi kelajuannya. Motivasi adalah untuk membuat proses penyulitan semakin pendek untuk meningkatkan keupayaan sistem dalam pemprosesan jumlah data yang besar. FPGA dipilih sebagai platform kerana ia tidak mempunyai overhed perisian dan sesuai untuk aplikasi masa nyata. Kebanyakan kajian mengoptimumkan sumber perkakasan untuk melaksanakan AES di FPGA dan cara-cara termasuklah pengiraan aktif dan gelung bergulir seni bina yang mengurangkan sistem kelajuan. Tesis ini adalah untuk membentangkan reka bentuk pemprosesan yang tinggi dalam 128-bit AES algoritma dengan menggunakan gelung membuka, seni bina saluran maklumat dan pendekatan LUT untuk bekerja secara selari dalam penyegerakan yang tepat untuk memenuhi keperluan aplikasi masa nyata. Reka bentuk sistem dikodkan daripada Verilog HDL di dalam ModelSim dan reka bentuk perkakasan dianalisa melalui Altera Cyclone II daripada Quartus II. Proses penyulitan boleh dicapaikan dalam daya pemprosesan maksimum 32 Gbits/s beroperasi dengan kekerapan 250 MHz. Selain itu, penyulitan AES 128-bit yang beroperasi dalam satu kitaran penuh hanya memerlukan 41 kitar jam untuk mendapatkan data yang disulitkan. Perbandingan dengan kerja-kerja berkaitan dilakukan dan akhirnya mencapai penghantaran lebih tinggi daripada kerja-kerja berkaitan dengan 3.47% dan 22% masing-masing. Dua objektif yang ditetapkan dalam tesis ini telah dicapai.
Cryptography plays a vital role in data security against the attacks from the third party. In this thesis, the focus is to leverage existing, commonly used cryptography algorithm which is the Advanced Encryption Standard (AES) and improve its speed performance. The motivation is to make encryption process as short as possible to aid in increasing a system's ability to process large amount of data. FPGA is chosen as the platform due to it does not have software overhead and is meant to be customized for real time applications. Most of the researches are done on the area of optimizing hardware resources to implement AES on FPGA. The methods of optimization include on the fly computations and looping architecture, where all these of methods reduce the speed. This thesis presents a high throughput design of the 128-bit AES algorithm using loop unrolling, pipelined architecture and LUT approach which is able to work in parallel to allow accurate synchronization in order to fulfill the real time application needs. The system design is coded using Verilog HDL in ModelSim and the hardware design is analyzed through Altera Cyclone II in Quartus II. The maximum throughput of 32 Gbits/s operating at 250 MHz for the encryption process can be achieved. Also, one full cycle of a 128-bit AES encryption only needs 41 clock cycles in order to get the encrypted data. The comparison with the related works is done and eventually achieved higher throughput than the related works by 3.47% and 22% respectively. The two objectives set in this thesis are achieved.
Speed efficient hardware implementation of advanced encryption standard (aes) / Low Chiau Thian