Dalam tesis ini, penguat hingar rendah (LNA) pelengkap logam-oksida-semikonduktor (CMOS) kaskod dengan meggunakan teknik Guna-semula Arus (Current Reuse Technique) dan struktur induktif punca ternyahjana yang memenuhi keperluan system W-CDMA berkuasa rendah direka and dianalisa. Rekabentuk ini akan dilaksanakan dengan menggunakan proses Silterra CMOS 0.18μm 6 metals-1 poly. Teknik Guna-semula Arus dikaji kerana ia bukan sahaja dapat mengurangkan penggunaan kuasa malah pada masa yang sama, ia mengahasilkan transkonduktans penguat yang serupa bagi menghasilkan satu LNA yang dapat mencapai gandaan yang tinggi. Berdasarkan keputusan pengukuran yang telah dilakukan bagi rekabentuk LNA yang terdahulu, beberapa penambahbaikan telah dilaksanakan bagi menghasilkan bentangan rekabentuk yang dijangka berupaya untuk menghasilkan LNA dengan prestasi yang lebih hampir kepada yang dikehendaki. Rekabentuk bentangan adalah menggunakan Cadence Spectre RF dan Calibre bagi simulasi pasca-bentangan (post-layout simulation) sebelum rekaan akhir. Simulasi pasca-bentangan adalah amat penting kerana ia mengambil kira penglibatan parasitik dalam bentangan. Di dalam projek ini, ekstraksi teragih (distributed extraction) telah digunakan kerana ia menghasilkan keputusan yang lebih tepat dan jitu. Di samping itu, pad ikatan (bond pad) yang baru telah direkabentuk dan digunakan dalam projek ini. Pad ikatan yang baru menyumbang sebanyak 250fF kapasitans parasitik, hanya separuh daripada ikatan pad yang digunakan sebelumnya. Simulasi pasca-bentangan yang menggunakan ekstraksi teragih bagi LNA yang telah direka bentuk mencapai angka hingar 2.392dB dengan penguatan (S21) 17.44dB. Ia melesapkan 6.23mW dengan 3.461mA arus daripada voltan bekalan 1.8V. Selain itu, S11 dan S22 adalah masing-masing −14.48dB dan −18.48dB sementara pemencilan balikan (S12) adalah −51.40dB dalam persekitaran 50Ω. Titik pemintas input tertib ketiga, IIP3 bagi LNA adalah −2.70dBm.
_____________________________________________________________________________________
In this thesis, CMOS cascode LNA with Current Reuse Technique and inductive source degeneration structure was designed and analyzed. The Current Reuse Technique is not only able to meet the requirements of typical W-CDMA performance but also consume low power. The design was implemented on Silterra’s 0.18μm 6 metal-1 poly CMOS process. Current Reuse Technique was employed to reduce power consumption and achieve the same amplifier transconductance to enable the LNA to achieve good gain. Based on the measurement results obtained from the previous LNA design, some improvement had been done in the layout design which was able to produce better predicted performance of the current reuse LNA. The layout design use Cadence spectre RF and Calibre for post-layout simulation before the final tape-out. Post-layout simulation is very important as it takes into consideration the parasitic involved in the layout. It is used to verify the functionality of LNA circuits before final tape-out. In this project, distributed extraction of post-layout simulation was used since it provided more accurate and precise results. Besides, new bond pad was introduced in this work to replace the existing traditional bond pad. The new bond pad contributed approximately to 250fF of capacitances, which was almost half the traditional bond pad. The post-layout simulation using distributed extraction of the final designed LNA achieved noise figure of 2.392dB with forward gain (S21) of 17.44dB. It consumes 6.23mW with 3.461 mA current drawn from 1.8V supply voltage. Besides these, S11 and S22 are −14.48dB and −18.48dB respectively while reverse isolation (S12) is −51.40dB in a 50Ω environment. The Input Third-order Intercept point, IIP3 of the design is −2.70dBm.
CMOS cascode LNA with Current Reuse Technique and inductive source degeneration structure was designed and analyzed; Current Reuse Technique was employed to reduce power consumption and achieve the same amplifier transconductance to enable the LNA to achieve good gain; Cadence spectre RF and Calibre.
Study and design for optimization of a current reuse low noise amplifier_Tan Kean Yeong_E3_2010_875003581_00003084271_NI