Dalam industri semikonduktor, proses pengesahan adalah penting untuk mencari kesilapan reka bentuk dan membetulkannya sebelum produk dilancarkan. Litar bersepadu semikonduktor biasanya akan diperbaharui dalam kitaran tahunan. Oleh sebab ini, kitaran reka bentuk dan pengesahan yang singkat perlu diutamakan tanpa mengabaikan kualiti produk. Pada masa kini, proses pengesahan litar bersepadu sering menjadi satu faktor yang melambatkan kesediaan produk. Proses pengesahan litar bersepadu perlu diperbaiki supaya ia seiring dengan kemajuan proses reka bentuk litar bersepadu. Dalam kerja ini, penambahbaikan pengesahan sambungan eFUSE (Electrik FUSE) proses akan difokus. eFUSE merupakan satu ciri yang terdapat dalam litar bersepadu. Ia berfungsi sebagai pusat penyimpanan ‘tetapan’ penting litar bersepadu dan ‘tetapan’ tersebut akan diagihkan ke setiap harta intelek semasa permulaan operasi system komputer. Pengesahan sambungan eFUSE diperlukan untuk memastikan setiap harta intelek mendapat nilai eFUSE yang betul. Dalam kerja ini, konsep model pengesahan sambungan eFUSE agnostik akan diwujudkan dan diuji. Ideanya adalah untuk menghapuskan penjanaan kod ujian secara manual, menambah kecekapan pengujian serta membolehkan pengunaan semula kod ujian dalam projek yang berbeza. Kaedah ini dapat mengurangkan tempoh masa pengesahan sambungan eFUSE secara ketara, iaitu sebanyak 28%. Purata penambahbaikan peratus liputan eFUSE adalah sebanyak 65%. Kesimpulannya, tempoh masa pengesahan sambungan eFUSE dapat dikurangkan tanpa mengorbankan kualiti ujian.
In semiconductor industry, validation is an important process to discover design bugs and have it fixed before the product is released. Semiconductor integrated circuit is normally refreshed in yearly cadence and it is crucial to have a short design and validation cycle, without compromising the product quality. Nowadays, validation process often becomes the bottleneck for product readiness. Integrated circuit validation flow has to be improved in order to keep up with the advancement of integrated circuit design flow. In this work, an improvement method on validation flow is discussed, with particular focus on eFUSE (Electric FUSE) connectivity validation. eFUSE is a feature available in integrated circuit which functions as a central storage for important ‘settings’, and distribute them during system boot up process. eFUSE connectivity validation is needed to ensure each intellectual property is able to retrieve the correct eFUSE value. In this work, the concept of agnostic validation test bench for eFUSE connectivity validation is developed and tested the idea of it is to eliminate manual test development effort, improves validation efficiency and promotes reusability across different projects. By using this methodology, eFUSE connectivity validation time is reduced significantly and recorded an improvement of 28%. There is also an average improvement of 65% in eFUSE coverage percentage. In summary, the eFUSE connectivity validation time frame is shortened, without compromising the test quality.
Agnostoc_validation_test_bench_for_efuse_connectivity_verification_Chan Wei Jian_E3_2017_MFAR