Siasatan dalam jawatan-silikon semakin mencabar kemajuan teknologi dalam keupayaan Pemetaan Fizikal ke Tataletak. Bidang yang memerlukan inovasi tersebut adalah kesalahan kerja pengasingan dalam analisis kegagalan peranti semikonduktor pada peringkat pasca silikon. Sejak kerja kesalahan pengasingan bermula di peringkat “Register Transfer Level” (RTL) untuk membentuk sempadan yang disyaki yang terdiri daripada pelbagai logik dari satu hujung ke hujung yang lain, “Electronic Design Automation” (EDA) membantu mengenal pasti kesalahan dalam sempadan yang dinyatakan. Oleh itu, program ekstraktor litar yang mampu mengekstrak semua laluan mungkin dari isyarat awal hingga akhir boleh menjimatkan masa jurutera dalam mengesan komponen yang terlibat antara garis kesalahan dalam skematik. Untuk mendapat semua isyarat yang mungkin terlibat dalam sempadan yang disyaki adalah carian masalah pengiraan popular. Disebabkan itu, program litar ekstraktor yang dicadangkan menggabungkan ciri-ciri algoritma “Depth-First Search” (DFS) dengan mengambil kira spesifikasi reka bentuk berasaskan sel. Objektif dicapai dalam kajian ini terbukti dengan keputusan pengekstrakan jalan konsisten walaupun dengan manipulasi “Depth of Search” (DoS). Prestasi berbeza purata 12.6 % (kiraan lelaran) dengan menjaga kedalaman maksimum yang dibenarkan carian berterusan. Laluan urutan bersih adalah konsisten sepanjang pengesahan program jalan pemerah. Perkembangan ini dan kajian kaedah ekstrak jalan membawa kepentingan dalam bidang EDA dan kerja siasatan.
Debug and diagnosis in post-silicon challenges the technological advancement in Physical-to-Layout Mapping capabilities. Areas that require such innovation are fault isolation work in failure analysis of semiconductor devices, at post-silicon stage. Since fault isolation work begins at Register Transfer Level (RTL) level to form a suspected boundary consisting of multiple logics from one end to the other, layout to schematic mapping automation tool helps to identify fault in design within given boundary. Therefore the development of a path extractor program which is capable of extracting all possible paths from these start to end signals can save engineers time in tracing components involved between a fault line. This feature is extremely significant in Electronic Design Automation (EDA) as it can provide results of net name sequences stored in a database of mapper files. These mapper files can be used in layout design debug as the net sequence represents schematic signals. To be able to retrieve all possible signals involved within a suspected boundary is a popular search computational problem. Therefore the path extractor program proposed incorporates the characteristics of a depth-first search algorithm by considering the specifications of a cell-based design. The objectives achieved in this research are proven reliable with path extraction results consistent even with search depth manipulation. Performance differs an average of 12.6 % (iteration count) with keeping maximum allowable depth of search constant. Paths of net sequences were consistent throughout the verification of the path extractor program. This development and study of the path extract method carries significance in areas of EDA and debug diagnosis work.
Very large scale integration cell based path extractor for physical to layout mapping in fault isolation work_ Matthew Pragasam_E3_2017_MFAR