Kuasa bateri adalah salah satu kriteria penting untuk dipertimbangkan oleh pengguna apabila mereka ingin membeli peranti mudah alih mereka sendiri. Bagi memaksimumkan hayat bateri, pereka bentuk perlu mempertimbangkan keperluan kuasa yang rendah pada reka bentuk mereka. Terdapat dua jenis penggunaan kuasa dalam litar CMOS, terdapat penggunaan kuasa statik dan dinamik. Penggunaan kuasa kebocoran adalah salah satu masalah utama ketika merancang litar CMOS kuasa rendah. Terdapat banyak teknik yang dapat mengatasi masalah penggunaan kuasa kebocoran seperti teknik transistor tidur, teknik tindak terpaksa, teknik tindak mengantuk, teknik tindak mengantuk dan teknik LECTOR. Projek ini akan memberi tumpuan kepada teknik LECTOR. LECTOR (Transistor Kawalan Kebocoran) adalah salah satu teknik yang boleh mengurangkan penggunaan kuasa kebocoran dalam litar CMOS dengan mengurangkan kebocoran arus. Dalam teknik ini, litar CMOS akan mempunyai dua transistor kawalan kebocoran tambahan, yang dikawal kendiri, dalam laluan dari bekalan ke bumi yang memperkenalkan rintangan. Objektif kerja ini adalah untuk menyiasat pelaksanaan transistor kawalan kebocoran (LECTOR) pada litar get NAND menggunakan teknologi 130 nm dan untuk membuat perbandingan litar CMOS yang diperbadankan dengan litar get NAND konvensional dari segi penggunaan kuasa. Get NAND konvensional dan get NAND yang dilaksanakan dengan teknik LECTOR akan direka bentuk dalam projek ini. Penggunaan kuasa statik dan dinamik akan diukur dalam kedua-dua litar dan perbandingan akan dibuat. Penggunaan kuasa statik dan dinamik untuk litar get NAND ialah 162.64 picoWatt dan 17.75 microWatt, masing-masing manakala bagi litar get NAND dengan teknik LECTOR ialah 141.67 picoWatt dan 13.5 microWatt. Dari hasil yang diperoleh, ia menunjukkan bahawa teknik LECTOR boleh digunakan dalam industri untuk pembuatan alat mudah alih untuk memperbaiki hayat bateri untuk peranti mudah alih tersebut.
_______________________________________________________________________________________________________
Battery power is one of the important criteria to be considered by the users when they want to purchase their own portable devices. In order, to maximise the battery life, the manufacturer need to consider the low power requirement on their designed. There are two types of power consumption in CMOS circuit, there are static and dynamic power consumption. Leakage power consumption is one of the major problem when designing low power CMOS circuit. There are many techniques that can overcome the leakage power consumption issue such as sleep transistor technique, forced stack technique, sleepy stack technique, sleepy keeper technique and LECTOR technique. This project will focused on LECTOR technique. LECTOR (Leakage Control Transistor) is one of the technique that can reduce leakage power consumption in CMOS circuit by reducing the leakage current. In this technique, the CMOS circuit will have two extra leakage control transistors, which are self-controlled, in the path from supply to ground which introduce resistances. The objective of this work is to investigate on the implementation of the leakage control transistor (LECTOR) on NAND gate circuit using 130 nm technology and to make comparison of the LECTOR incorporated CMOS circuits with conventional NAND gate circuit in terms of power consumption. The conventional NAND gate and NAND gate implemented with LECTOR technique will be designed in this project. The static and dynamic power consumption was measured in both circuits and the comparison was made. The static and dynamic power consumption for NAND gate circuits is 162.64 picoWatt and 17.75 microWatt, respectively while for NAND gate with LECTOR technique is 141.67 picoWatt and 13.5 microWatt, respectively. From the results obtained, it show that LECTOR technique can be used in the industry for portable devices manufacturing to improve the battery life for that portable devices.
An investigation on lector (leakage control transistors) technique / Muhammad Hanif Ali