Tesis ini menerangkan rekacipta daftar fail yang mempunyai lapan transistor dalam sel ingatan dengan menggunakan proses teknologi 65 nm. Rekabentuk SRAM mempunyai blok-blok yang di susun berulang kali – susunan sel-sel ingatan, blok masukan dan keluaran dan blok pemandu. Kapasiti ingatan adalah 2Kbait dengan organisasi 128x128 bit dan direkacipta dengan proses teknologi 65 nm. Frekuensi untuk operasi ini adalah 500MHz. Sel ingatan terdiri daripada lapan transistor yang mempunyai ‘port’ yang berbeza untuk operasi menulis dan membaca data. Dua ‘port’ yang berasingan ini membolehkan kedua-dua operasi dilakukan serentak dalam satu tempoh masa yang sama tetapi pada alamat yang berbeza. Tujuan utama projek ini adalah untuk mencari teknik-teknik litar untuk mengurangkan penggunaan kuasa-aktif, siap sedia dan bocor. Pada peringkat awal, simulasi dijalankan untuk mengenal pasti blok yang memberi bacaan arus dan kuasa yang paling tinggi dalam ketiga-tiga jenis operasi. Punca bacaan yang tinggi itu dikenal pasti dan beberapa teknik litar diperkenalkan untuk mengurangkan arus dan kuasa yang terhilang. Fokus utama adalah kuasa arus bocor diikuti oleh siap sedia dan akhir sekali adalah kuasa aktif. Teknik-teknik litar adalah pagar kuasa, tindanan transistor secara paksaan, dan pelbagai ukuran untuk panjang terowong transistor. Proses simulasi dijalankan oleh Cadence Analog Artist, Cougar Lynx simulator untuk memastikan operasi tulis dan baca adalah tepat dan mendapat profil current bagi setiap blok. Kesimpulannya, jika keempat-empat cara ini dilaksanakan dalam rekabentuk ini, jumlah kuasa arus bocor yang dapat dikurangkan adalah 28%, pengurangan kuasa siap sedia hanya 2% dan kuasa aktif adalah 7%.
_________________________________________________________________________________________
This thesis describes a low power 8T dual port register file design using 65nm process technology. This SRAM architecture consists of many iterative blocks – memory array, I/O blocks and driver blocks. The memory capacity is 2Kbyte with 128x128 bit organization and is designed using 65nm process technology. The operational frequency is 500MHz. The memory cell is constructed using eight transistors that has separate port for write and read operation. This allows read and write operation to occur simultaneously within one clock cycle at different address. The main objective of this project is to find the circuit techniques to reduce the total power consumption- active, standby and leakage power. First, the simulation is run to identify the blocks that consume most power during those three modes of operation. Analyzing the root causes of the high power consumption from respective blocks, some circuit techniques have been introduced to decrease the power number. The priority is the leakage power, and then the standby, finally will be the active power. The techniques are power gating, forced stacked, clamped transistor, NMOS pull-up and increased length. This SRAM architecture was simulated using Cadence Analog Artist, Cougar Lynx simulator to verify the read, write operation, and get the current profiling of each block. As the conclusion, the total leakage power reduction from those four circuit implementations is 26%. The standby power reduction is 4%. Lastly, the active power is less by 7%.
Low power 8t dual port register file design using 65nm process technology_Noor Fadillah Omar_E3_2007_875002270_NI