8B/10B Pengekod dan 10B/8B Penyahkod boleh dijumpai di dalam kebanyakkan aplikasi elektronik dengan penghantaran tinggi, contohnya, ATA berangkai (SATA), USB3.0 dan applikasi fiber optikal. Disebabkan oleh keseimbangan arus terus (AT), ia tidak memerlukan lebih daripada lima bits berterusan untuk menghasilkan pemulihan jam yang berkesan dan pengesanan ralat yang mudah pada data yang telah dikodkan. Dengan populasi peranti mudah alih dalam pasaran, rekabentuk dengan kuasa rendah menjadi salah satu kekangan yang sangat penting dalam reka bentuk litar elektronik. Oleh kerana 8B/10B Pengekod akan digunakan dalam komponen pengalihan data dengan kelajuan tinggi, pereka bentuk yang berkuasa rendah amat diperlukan di pasaran elektronik. Di dalam projek ini, dua perlaksanaan bagi 8B/10B pengekod/penyahkod direkabentuk dan dilaksanakan bersama litar pengegetan jam. Di dalam pelaksannan logikal, semua hasil dari litar akan direka dalam bentuk lojik boolean, tetapi di dalam pelaksanaan berdasarkan tingkahlaku, litar direkabentuk dengan mengunakan ciri-ciri pengekod/penyahkod sahaja tanpa mengenal pasti litar lojik pengekod tersebut. Semua litar akan direkabentuk dengan menggunakan Verilog HDL dan disimulasikan dengan ModelSim. Analisis kuasa akan dijalankan untuk membandingkan prestasi kuasa bagi litar bersama pengegetan jam dan litar sebelum pengegetan jam. Analisis kuasa akan dijalankan untuk frekuensi 20 MHz dan 200 MHz dengan bantuan Xilinx Power Analysis Tool. Dengan 20 MHz frekuensi, kuasa hierarki pengekod yang telah bersama pengegatan telah dikurangkan dengan 38.24 % dan 8.33 % kuasa hierarki dikurangkan dalam penyahkod. Dengan 200 MHz frekuensi, kuasa hierarki telah dikurangkan daripada sebanyak 45.28 % dalam pengekod dan 8.47 % dalam penyahkod.
8B/10B Encoder and 10B/8B Decoder can be found in most of the high transmission speed electronic application such as Serial ATA (SATA), Universal Serial Bus (USB) 3.0 and optical fiber applications. This is due to the DC balance, not more than five consecutive bits which leads to reliable clock recovery and easiness of error detection of the encoded data. Due to the market demand of portable devices, the low power design become one of the critical design concern of electronic circuit. Since 8B/10B Encoder will be using in the high speed data transferring components, low power design of the encoder will be needed by the market. In this project two implementation of 8B/10B Encoder and 10B/8B Decoder are designed and implement with clock gating circuit. The logical implementation method is designed from finding the boolean logic of every output, while behavioral implementation method is designed by only behavioral of the encoder/decoder. All the circuits were designed with Verilog Hardware Description Language (HDL) and simulated with ModelSim. The clock gating circuit is simple, easy to be implemented to the circuit and effectively reduce the clock activity, eventually reduced the dynamic power of the circuit. The power analysis is done under 20 MHz and 200 MHz clock frequencies with the help of Xilinx Power Analysis Tool. At 20 MHz, 38.24 % of the hierarchy power has been reduced for clock gated 8B/10B Encoder and 8.33 % reduction for clock gated 10B/8B Decoder. At 200 MHz, 45.28 % of the hierarchy power has been reduced for clock gated 8B/10B Encoder and 8.47 % reduction for clock gated 10B/8B Decoder.
Low power design of 8b10b encoder and 10b8b decoder using clock gating technique_ Ong Ji Xian_E3_2017_MFAR