Pemasa Pemantau (WDT) adalah alat pemasa perkakasan komputer yang secara automatik akan menjana semula sistem jika terdapat sebarang gangguan kepada program utama seperti program tersekat atau tidak ada tindak balas kepada pemasa pemantau yang menunjukkan sistem mempunyai masalah. Tujuannya adalah untuk membawa sistem kembali dari keadaan yang rosak kepada operasi normal. Pemasa pemantau tersebut mempunyai pelbagai aplikasi penting kepada teknologi moden pada masa kini. Kebanyakan pengawal mikro termasuk pemproses terbenam mempunyai perkakasan pemasa pemantau ini. Tetapi, pemasa pemantau sendiri tidak mampu untuk mengekalkan keupayaannya untuk beroperasi. Oleh itu, tujuan kajian ini adalah untuk mereka bentuk sistem pemasa pemantau yang lebih baik dengan menggunakan Verilog HDL dan Protokol AMBA Bas. Kajian ini mengusul dan menguji beberapa kod blok yang diperlukan untuk sistem pemasa pemantau seperti blok pengiraan bebas, blok kunci pemasa pemantau, blok ujian integrasi dan blok pengeluaran data. Alat simulasi yang digunakan untuk mendapatkan hasil kajian adalah Altera ModelSim Quartus 2. Keputusan daripada kajian yang dilakukan menunjukkan sistem pemasa pemantau yang direka mampu membuat kiraan menurun berdasarkan data yang diberikan. Sistem pemasa pemantau ini juga akan mengeluarkan isyarat menetapkan semula data apabila kiraan tiba pada nilai kosong. Kesemua hasil kajian yang diproses mengeluarkan nilai data yang betul dan objektif kajian telah dicapai.
_______________________________________________________________________________________________________
A watchdog timer (WDT) is a computer hardware timing device that automatically generates a system reset if the main program, due to some fault condition such as a hang, neglects to regularly service the watchdog (writing a “interrupt clear pulse” to it, also referred to as “kick the dog”). The intention is to bring the system back from a faulty state into normal
operation. Such a timer has got a various important application in nowadays modern technology. Many microcontrollers including the embedded processor have watchdog timer hardware. However, even a watchdog timer cannot guarantee its aliveness in absolute terms. Therefore, the aim of this study is to design an improved watchdog timer system using Verilog HDL and based on AMBA Bus Protocol. The research proposed and tested several blocks of code needed for the watchdog timer system such as Free-Running Counter block, Watchdog Lock block, Integration Test block and Output Data block. The simulation tool used to obtain the simulation results is Altera Modelsim Quartus 2. The result of the research shows that the designed watchdog timer system able to run the countdown counter based on the value inserted. The system also will issue an interrupt and reset signal if the counter reached zero. All the results obtained produced a correct data value for each block and the objectives of the research have been achieved.
Designing a watchdog timer based onamba bus protocol usingverilog HDL / Muhammad Afif Abu Hussein