FPGA yang mengandungi unit pemprosesan terbenam adalah aliran masa
depan bagi aplikasi-aplikasi berprestasi tinggi dan berkuasa rendah. Saling-sambung
HPS Qsys, telah direka untuk menyambungkan FPGA dengan sistem pemprosesan
terbenam (HPS) melalui satu klik tetikus. Walaupun, model berfungsi bas (BFM)
sering digunakan bagi metodologi pengesahan untuk saling-sambung Qsys, HPS
melibatkan protocol-protokol antaramuka yang berbeza. Tugas untuk merekabentuk
dan mengesahkan BFM akan mengambil masa yang panjang. Oleh itu, metodologi
pengesahan yang baru telah dicadangkan untuk saling-sambung HPS Qsys di dalam
projek penyelidikan ini. Bagi kaedah pengesahan yang dicadangkan, saling-sambung
HPS Qsys akan digabungkan ke dalam bangku ujian pengesahan HPS RTL melalui
sejenis rekabentuk suis pin. Selain itu, rekabentuk Qsys juga digabungkan ke dalam
simulasi ujian HPS RTL. Lima antaramuka Qsys, iaitu UART, SPI, FPGA-CTI,
FPGA interrupt dan boot-from-FPGA telah berjaya disahkan melalui metodologi
pengesahan yang dicadangkan. Berbanding dengan ujian pengesahan HPS RTL,
masa simulasi yang lebih pendek telah diperhatikan semasa menguji fungsi yang
sama dalam cadangan kaedah pengesahan. _______________________________________________________________________
Field programmable gate array (FPGA) with embedded processor is the
future trend for the high performance and low power applications. Qsys HPS
interconnect is designed to provide seamless connection between FPGA and the
embedded hard processor system (HPS) through a click of mouse. Although bus
functional model (BFM) is extensively used in existing Qsys non-HPS interconnect
verification methodology, HPS consists of many different interface protocols. The
task of develop and validate the BFMs become the bottleneck in verification. A new
Qsys HPS interconnect verification methodology has been proposed in this research
project. In the proposed verification methodology, the Qsys HPS interconnect will be
integrated into HPS RTL verification test bench through a pin switch architecture.
Besides, the Qsys design is also integrated into HPS RTL simulation test flow. Five
different Qsys interface designs, namely UART, SPI, FPGA-CTI, FPGA interrupt
and boot-from-FPGA have been successfully verified using the proposed verification
methodology. Shorter simulation time has been observed while testing same function
in the proposed verification methodology as compared to HPS RTL verification test.
Qsys hps interconnect verification methodology for soc fpga_Loh Tat Jen_E3_2013_MYMY