Walaupun nombor titik terapung adalah amat berguna dalam pengiraan, ia memerlukan langkah yang kompleks untuk dikira dan diproses. Oleh sebab itu, nombor titik terapung selalunya dikira menggunakan unit titik terapung atau pemproses isyarat digital. Pemproses isyarat digital ini adalah amat berkuasa, tetapi pada masa yang sama memrlukan kawasan silikon yang lebih besar, satu situasi yang tidak diingini untuk aplikasi-aplikasi tertentu seperti bagi peranti mudah alih. Dalam projek ini, satu unit titik terapung yang telah dipermudahkan telah. Unit titik terapung ini adalah serasi dengan standard IEEE 754-2008, dan menyokong empat operasi asas aritmetik: tambah, tolak, darab dan bahagi untuk nombor titik terapung 64 bit. Rekaan ini juga menggunakan peraturan berjabat tangan semasa pertukaran data dengan pemproses. Unit titik terapung ini direka mengguakan bahasa takrifan perkakasan Verilog. Ia telah diuji sepenuhnya dengan menggunakan simulasi dan juga ujian menggunakan FPGA Cyclone V untuk memastikan bahawa ia berfungsi dengan betul. Kelajuan frekuensi maksimum yang boleh dicapai dengan rekaan ini adalah 94.45MHz dengan mengguanakan Altera Cyclone V FPGA, dan ia menggunakan 15% daripada ALM yang didapati di FPGA tersebut. Rekaan ini memerlukan 7 kitaran mesin untuk penambahan dan penolakan, 9 kitaran mesin untuk pendaraban, dan 39 kitaran mesin untuk bahagian.
_______________________________________________________________________________________________________
Although floating point numbers are very useful in computing, they require complex steps to be calculated and processed. Hence, floating point numbers are usually calculated using floating point units or even digital signal processors. These digital signal processors are very powerful, but at the same time requires more silicon area, which is not desired for certain applications such as for mobile devices. In this project, a simplified floating point unit is designed. The floating point unit is compatible with IEEE 754-2008 standard, and supports four basic arithmetic operations: addition, subtraction, multiplication and division for 64-bits floating point numbers. The design also utilizes handshake protocol to exchange data with processor. The floating point unit is designed using Verilog hardware description language. It is fully tested with both simulation and testing using Cyclone V FPGA to make sure that it works correctly. The maximum clock speed that can be achieved by the design is 94.45MHz on Altera Cyclone V FPGA, and it occupies 15% of available ALMs on the FPGA. The design requires 7 machine cycles for addition and subtraction, 9 machine cycles for multiplication, and 39 machine cycles for division.
Design of floating point unit on arm processors / Tan Yu Bin