Penderia berprestasi tinggi menjadi keutamaan dalam telefon pintar untuk mengawal flip paparan. Kebanyakan peranti mudah alih har i ini membekalkan voltan yang rendah ia itu di antara
1.0V hingga 1.8V. Oleh yang demikian, penderia dengan beka lan voltan yang rendah diper lukan untuk telefon pintar beroperasi. Dalam tesis ini, litar bacaan CMOS bagi penderia kemuatan dengan menggunakan teknologi CMOS 0.13μm dibentangkan. Objektif utama projek ini ada lah untuk mengoptimumkan keupayaan litar bacaan dalam menukar kemuatan yang dikesan oleh pender ia kepada voltan keluaran dari segi arus keluaran dan sensitiviti di bawah bekalan voltan yang rendah. Litar bacaan CMOS dibahagikan kepada dua bahagian iaitu suis persampelan dan penguat songsang. Suis persampelan dengan ke lajuan sampel yang tinggi dan r intangan, (Ron) yang ma lar digunakan untuk member i operasi „pengecasan‟ dan „penguatan‟ pada masa -masa tertentu. Manakala, penguat songsang diperlukan da lam reka bentuk ini untuk menukarkan var iasi kemuatan tertentu kepada voltan ke luaran.Suis persampelan dan penguat songsang te lah direka secara berasingan dan selepas itu digabungkan bersama-sama untuk membentuk satu litar bacaan yang lengkap. Untuk memilih kekerapan masa yang optimum, lima frekuensi yang berbeza disediakan. Pembahagi frekuensi digunakan untuk membahagikan frekuensi keluaran pengayun c incin kepada lima frekuensi yang berbeza. Analis is litar dan s imulasi reka bentuk dilakukan dengan menggunakan Cadence Virtuoso Schematic Editing dan Cadence Analog Design Environment Simulations. Simulas i dilaksanakan dengan membekalkan masa yang te lah ditetapkan oleh lima frekuensi yang berbeza (80 kHz, 40 kHz, 20 k Hz, 10 kHz dan 5 kHz) kepada litar bacaan CMOS. Bacaan diperhatikan dar i segi voltan ke luaran, arus keluaran, sensitiviti dan kele lulusandi bawah bekalan voltan yang berbeza (1.0V hingga 1.8V).Simulas i te lah dija lankan dan keputusan menunjukkan bahawa litar bacaan CMOS beroperasi dengan pencapaian yang optimum pada 40 kHz dengan voltan ke luaran (0.0941V-0.9439V), arus keluaran (0.0852mA), sensitiviti yang tinggi (0.0860 � ) dan kelelulusan yang baik pada ketika voltan bekalan (V = 1.0V). Kesimpulan telah dd dibuat bahawa litar bacaan CMOS bagi penderia kemuatan telah mencapai prestasi yang baik. Prestasi ini boleh ditingkatkan lagi dengan menggunakan proses teknologi CMOS yang baru.
___________________________________________________________________________________
A high performance sensor has been demanded in smart phone to control the flip of the display. Most mobile device today support low supply voltage which is between 1.0V to 1.8V. Due to low supply voltage in mobile device, low voltage sensors are needed for it to operate between supply voltages as mentioned above. For this thesis , a design of the Complementary Metal Oxide Semiconductor (CMOS) readout circuitry for capacitance sensor by utilizing Cadence design tools associated with Silterra 0.13 µm CMOS technology process is presented. The main objective of this project is to optimize the ability of the readout circuitry to convert certain variation in capacitance detected by sensor into equiva lent output voltage level in terms of its current consumption and sensitivity under a low supply voltage. CMOS readout circuitry is divided into two ma jor parts which are sampling sw itch and inverter amplif ier. A sampling switch w ith a higher sampling speed and constant on-resistance, (Ron) over input voltage is used to provide the readout circuitr y with
„charging‟ and „amplif ying‟ operations according to the predetermined timing frequency. Whereas,
inverter amplif ier is required in this design to convert the var iation in capacitance value into equivalent output voltage. The sampling switch and inverter amplif ier were designed separately and after that there were combined together to for m a complete readout circuitr y. To se lect the optimal timing frequency, a selection from five different frequencies was provided. A freque ncy divider is used to divide the output frequency from ring oscillator into f ive different frequencies. The circuit analys is and design s imulation is done by us ing Cadence Virtuoso Schematic Editing and Cadence Analog Design Environment. Simulations are done by supplying predetermined timing with f ive different frequencies (80 kHz, 40 kHz, 20 kHz, 10 kHz and 5 kHz) to the CMOS readout circuitry. The readout circuitry is observed in terms of output voltage, current consumption, sensitivity and linearity under different supply voltage (1.0V to 1.8V). A simulation was conducted and the results revealed that the CMOS readout circuitry performed at its optima l performance at 40 kHz with output voltage (0.0941V-0.9439V), low current consumption (0.0852mA), great sensitivity (0.0860 � ) and high linearity under supply voltage (V = 1.0V).The conclus ion was made that the dd CMOS readout circuitry for capacitance sensor was successfully achieved with great performance. The performance can be further increased by utilizing the designed using a latest CMOS technology process.
Optimization of the cmos readout circuitry for capacitance sensor_Ahmad Hafiz Mohamad Razy_E3_2013_NI