Kebanyakan peranti mudah alih hari ini sokongan voltan rendah bekalan antara pelbagai 1.0V hingga 1.8V, dan sensor berprestasi tinggi diperlukan dalam peranti mudah alih untuk mengawal flip paparan telefon. Oleh itu, sensor voltan yang rendah diperlukan untuk ia beroperasi antara julat voltan lembut seperti yang dinyatakan. Untuk tesis ini, reka bentuk Komplementari Metal Oxide Semiconductor (CMOS) bacaan litar untuk sensor kapasitan dibentangkan dengan menggunakan alat reka bentuk Cadence dengan Silterra 0.13 um proses teknologi CMOS. Objektif utama projek ini adalah untuk mengoptimumkan keupayaan litar bacaan dari segi penggunaan semasa, dan kepekaan di bawah voltan bekalan yang rendah. CMOS bacaan litar dibahagikan kepada dua bahagian utama yang pensampelan suis dan penyongsang penguat. Reka bentuk persampelan menukar kelajuan tinggi pensampelan yang lebih tinggi dan berterusan terhadap rintangan, (π ππ) lebih voltan input yang digunakan untuk menyediakan litar bacaan dengan 'mengenakan' dan 'membesarkan operasi mengikut kekerapan masa yang telah ditetapkan. Sementara itu, reka bentuk penyongsang penguat adalah untuk menukar variasi dalam nilai kapasitan ke voltan keluaran yang sama. Untuk mencari kekerapan masa yang optimum, pilihan dari lima frekuensi yang berbeza yang dibuat, dan pembahagi frekuensi digunakan untuk membahagikan frekuensi keluaran dari cincin pengayun kepada lima frekuensi. Seterusnya, simulasi dilakukan dengan membekalkan kekerapan masa yang telah ditetapkan dari lima nilai yang berbeza kepada bacaan litar CMOS. Akhirnya, simulasi telah dijalankan dan keputusan menunjukkan bahawa litar bacaan CMOS yang dilakukan pada penggunaan semasa rendah (0.468mA), bawah voltan bekalan (πππ=1π). Kesimpulannya, prestasi yang baik daripada litar CMOS untuk bacaan sensor kapasitan dicapai. Para boleh terus meningkat dengan menggunakan direka menggunakan proses teknologi CMOS terbaru.
_______________________________________________________________________________________________________
Most mobile devices today support low supply voltage between range of 1.0V to 1.8V, and high performance sensor is needed in mobile devices to control the flip of the phone display. Thus, a low voltage sensors are needed for it to operate between the ranges of supple voltage as mentioned. For this thesis, a design of the Complementary Metal Oxide Semiconductor (CMOS) readout circuitry for capacitance sensor is presented by using Cadence design tools with Silterra 0.13 um CMOS technology process. The main objective of this project is to optimize the ability of the readout circuitry in terms of its current consumption, and sensitivity under a low supply voltage. The CMOS readout circuitry is divided into two major parts which are sampling switch and inverter amplifier. Design of sampling switch high higher sampling speed and constant on-resistance, (π ππ) over input voltage are used to provide the readout circuitry with βchargingβ and βamplifyingβ operations according to predetermined timing frequency. Meanwhile, the inverter amplifier design is to convert the variation in capacitance value into equivalent output voltage. To find the optimal timing frequency, selections from five different frequencies are made, and a frequency divider is used to divide the output frequency from ring oscillator into five frequencies. Next, simulations are done by supplying predetermined timing frequencies from five different values to the CMOS readout circuitry. Finally, simulations were conducted and the results revealed that the CMOS readout circuitry perform low current consumption of (0.468mA), under supply voltage (πππ=1π). As conclusion, the good performance of the CMOS readout circuitry for capacitance sensor was achieved. The performance can be further increased by utilizing the designed using a latest CMOS technology process.
Optimization of the cmos readout circuitry for capacitance sensor / Muhammad Afiq Md Daim