Kini, ADC saluran maklumat sedang berkembang pesat dan digunakan untuk banyak aplikasi dalam pelbagai bidang seperti komunikasi, kejuruteraan dan juga digunakan dalam peralatan perubatan. Dalam kerangka ini, spesifikasi yang tepat dan kerumitan reka bentuk, lebih besar untuk beberapa peringkat pertama daripada peringkat yang akhir. Keperluan yang paling penting adalah pada input sampel-dan-pegang, kerana blok pertama yang tidak ideal menyebabkan offset, ralat pertambahan dan ketidaklinearan kepada keseluruhan saluran maklumat. Tetapi, ralat yang disebabkan oleh ADC yang tidak ideal boleh diperbaiki dengan menggunakan teknik pembetulan digital. Di samping itu, nilai kadar palingan dan lebar jalur op-amp adalah parameter penting yang perlu dipilih dengan teliti untuk memastikan nilai-nilai SNR dan SFDR yang bagus diperolehi. Oleh itu, simulasi model tingkah laku perlu di lakukan bagi memahami dan menganalisis kerangka ini. Tesis ini dibuat untuk projek memodelkan simulasi tingkah laku 1.5-bit bagi setiap peringkat kerangka saluran maklumat penukar analog kepada digital di dalam Matlab. Bagi sistem tertentu untuk kerangka ini, mereka mempunyai spesifikasi parameter yang berbeza. Dalam projek ini, ia mempunyai 10-bit resolusi dan 100Ms/s kadar sampel dengan 1V voltan rujukan yang dibuat oleh sembilan peringkat yang mempunyai 1.5-bit setiap peringkat dan 1-bit pada peringkat terakhir. Keputusan yang diperolehi ialah bagi lebar jalur 50MHz dengan pertambahan lebar jalur yang terhad sepanjang peringkat memberikan persembahan dinamik yang terbaik; SNR ialah 61.606dB dan SFDR ialah -81.723dB dan juga nombor bit efektif yang paling tepat iaitu sebanyak 9.94.
_______________________________________________________________________________________________________
Nowadays, pipeline ADCs are developing fast and being applied to lots of applications in variety of field such as communications, engineering and also used within the medical equipments. In this architecture, the accuracy specifications and design complexities are greater for the first few stages of the pipeline than the last. The most crucial requirements are those on the input sample-and-hold, as the non-idealities of the first block caused the offset, gain error and non-linearity for the entire pipeline. But then, the errors caused by non-idealities of ADC can be fixed by using a digital correction technique. Besides that, values of slew rate and op-amp bandwidth are the important parameters that need to be carefully chosen to ensure good SNR and SFDR values are obtained. Therefore, in order to understand and analyze this architecture, it is necessary to use behavioral model simulation. This thesis is made for the project of modeling the behavioral simulations of 1.5-bit per stage pipeline analog-to-digital converter in Matlab. For a certain system of this architecture, they have different specification of parameters. In this project, it has 10-bits of resolution and 100Ms/s sampling rate with 1V of reference voltage made by nine stages which has 1.5-bit per stage and a final 1-bit stage. Result obtained is for op-amp bandwidth of 50MHz with constant finite gain bandwidth along the stages gives the best dynamic performance; SNR is 61.606dB and SFDR is -81.723dB and also the most accurate effective bit number which is 9.94.
Model of 1.5-bit per stage pipeline analog-to-digital converter in matlab / Siti Nur Atiqah Sufian