Pada masa kini, inovasi peranti mudah alih seperti telefon pintar, jam pintar dan penyukat suhu digital telah membawa kepada pembangunan teknik rekabentuk kuasa rendah. Penurunan skala teknologi proses CMOS membawa kepada peranti berkelajuan tinggi tetapi lebih banyak kuasa digunakan. Kuasa yang digunakan kebanyakannya terdiri daripada kuasa statik dan kuasa dinamik. Rekabentuk kuasa rendah digunakan di dalam elektronik reka bentuk litar bersepadu. Rekabentuk litar bersepadu seperti teknik transistor lemah, teknik potong CMOS berkuasa, teknik pengurangan VDD dan histerisis telah dikaji. Dalam kajian ini, terdapat dua jenis teknologi CMOS yang dibandingkan iaitu teknologi CMOS 1 μm dan teknologi CMOS 50 nm. Litar pembanding untuk setiap teknologi telah direkabentuk dan diubahsuai dengan teknik pengurangan VDD dan histerisis. Reka bentuk tersebut disimulasi menggunakan perisian LTspice IV. Kajian ini menunjukkan bahawa reka bentuk daripada teknologi CMOS yang besar memerlukan kuasa yang tinggi untuk berfungsi dengan baik. Keputusan kajian ini menunjukkan 1 μm CMOS ‘Proposed Circuit 3’ menghasilkan frekuensi sebanyak 2.31 GHz dan 5.18 mW kuasa digunakan. Selain itu, 50 nm CMOS ‘Proposed Circuit 2’ menghasilkan purata frekuensi sebanyak 2.71 GHz dan kuasa rendah sebanyak 11.13 μW digunakan. Prestasi kuasa yang digunakan di dalam pembanding berkadar songsang dengan kelajuan pembanding. Secara kesimpulannya, peranti memerlukan kuasa yang tinggi supaya berfungsi dengan laju manakala peranti yang menggunakan kuasa yang rendah akan kehilangan prestasi kelajuan.
_______________________________________________________________________________________________________
Nowadays, innovation of portable devices such as smartphones, smart watch and digital thermometer has led to the development of low power design techniques. The scaling down of CMOS process technology lead to higher speed device, but more power is consumed. The power consumed mostly consist of static and dynamic power. The power reduction techniques are explored in electronic integrated circuit design. Power reduction techniques such as sleepy transistor technique, super cut-off CMOS (SCCMOS), reduced VDD technique and hysteresis were studied. This study compares the performance of two CMOS technologies, which are 1 μm CMOS technology and 50 nm CMOS technology. The comparator circuit of each technology was designed and applied with reduced VDD and hysteresis. The designs are simulated in LTspice IV Software. From the study, it is shown that the design for larger CMOS technology needed more power to function properly. The result of this study shows that 1 μm CMOS Proposed Circuit 3 yields a frequency of 2.31 GHz and 5.18 mW power consumed. Besides that, the 50 nm CMOS Proposed Circuit 2 produced an average frequency of 2.71 GHz and low power of 11.13 μW is consumed. The performance of power consumption in comparator is inversely proportional to the speed of comparator. In a nutshell, a device needs high power consumption to function at high speed while a device that uses low power consumption will lose the speed performance.
A study of high speed and low power design techniques of comparator in analog to digital converter / Ismail Arief Mohamad Ibrahim