Oleh sebab saiz memori meningkat secara drastik dalam “Field-Programmable Gate Array” (FPGA) atau peranti sistem-atas-cip (SOC), ia menjadi sukar untuk memenuhi bajet kos ujian untuk produk peranti kos rendah. Salah satu faktor utama penyumbang kos ujian adalah masa ujian. Bagi produk kos rendah, nombor toleransi kecacatan setiap juta (DPM) adalah relatif tinggi berbanding produk kos tinggi. Dengan kelebihan ini, kaedah ujian memori yang optimum dapat dilaksanakan untuk meminimumkan masa ujian tanpa menjejaskan liputan ujian. Memori Built-in-Self-test (BIST) direka dengan keupayaan untuk menangkap urutan algoritma yang gagal dan dilaksanakan dalam aliran Alat Ujian Automatik (ATE) untuk skrin pengeluaran. 3 algoritma yang terpilih telah diuji pada 8 unit pengesan dalam aliran ATE untuk membuktikan konsep kaedah ini. Urutan algoritma yang gagal telah dimasukkan ke dalam pangkalan data dan dianalisis untuk pemangkasan algoritma. Lokasi pemangkasan algoritma dan pengiraan penjimatan masa ujian telah ditunjukkan dengan contoh yang tepat dalam kajian ini. Menurut contoh ini, anggaran 33% pengurangan masa ujian telah diperhatikan untuk ujian memori 1Kbyte dengan algoritma Hammer Head. Secara ringkasnya, penyelidikan ini telah mencadangkan penjimatan masa ujian memori dengan mengoptimumkan algoritma ujian pada aliran ATE.
Due to the memory size increase drastically in the field programable gate array (FPGA) or system on chip (SOC) device, it become hard to meet the tests cost budget of the product especial for low-cost device. One of the major factor of test cost contributed is the test time. For the low-cost product, the tolerance number of the defects per million (DPM) are relative high compare to high cost product. By taking this advantage, an optimizing memory testing method able to implement to minimize the test time without jeopardize the test coverage. A memory Build-in Self-test (BIST) design with capability of algorithm failing sequence capture have been developed to implement in the Automate Test Equipment (ATE) flow for production screen. 3 selected algorithm have been tested on the 8 detect units in ATE flow to prove the concept of this method. The failing algorithm sequence of the units have been logged into database and analyzed for algorithm trimming. With the proper examples, the algorithm trimming location and test time saving calculation have been shown in this research. For this examples, approximate 33% of test time reduction observed for 1Kbyte memory testing with Hammer Head algorithm. In summary, this research has proposed the memory test time saving by optimizing the tests algorithm on the ATE flow.
Optimizing ram testing method for test time saving using automatic test equipment_ Premkumar A/L Kesavan Prabagaran_E3_2017_MFAR