(For USM Staff/Student Only)

EngLib USM > Ω School of Electrical & Electronic Engineering >

Accelerated verilog simulator using application specific microprocessor / Tan Tze Sin

Accelerated verilog simulator using application specific microprocessor_Tan Tze Sin_E3_2017_MYMY
Simulasi logik merupakan satu langkah penting dalam pembangunan Litar Bersepadu Skala Sangat Besar (VLSI IC). Kemajuan Bahasa Takrifan Perkakasan (HDL) menjadikan Verilog salah satu pengantara dominan yang digunakan untuk pemodelan litar berdigit dan kes ujiannya. Pembekal Perisian Rekabentuk Elektronik (EDA) ada menawarkan perisian dan juga perkakasan untuk tujuan simulasi. Walau bagaimanapun, perisian simulasi adalah perlahan manakala simulasi bantuan perkakasan tidak menawarkan cirian simulasi sebagai mana yang ditetapkan dalam Verilog. Dalam projek penyelidikan ini, sebuah perkakasan simulasi yang berupaya menjalankan simulasi Verilog dicadangkan iaitu Sistem VerCPU untuk menangani kelemahan pelantar sedia ada. Pemproses VerCPU merupakan mikro-pemproses aplikasi khusus yang direka untuk menjalankan simulasi Verilog. Pemproses ini melakukan hitungan data Verilog dalam bentuk asalnya di samping menyokong aliran program acara selari untuk mencapai kelajuan yang unggul. Sebagai pelantar simulasi yang berasaskan kod, cirian keluaran dibekalkan dengan memberikan keputusan dan penelitian yang sama seperti perisian simulasi. Sebuah sistem prototaip yang lengkap berfungsi, VerCPU dibina di atas papan pembangunan Litar Aturcara Dalam Bidang (FPGA). Sistem ini berjaya disahkan dan dibandingkan dengan sebuah perisian simulasi sedia ada iaitu Synopsys VCS®. Sistem VerCPU berupaya mencapai kelajuan sehingga 6 kali ganda walaupun dengan hanya menggunakan teknik-teknik asas untuk mempercepatkan penilaian. Fungsi sistem ini sudah disahkan berkesan sebagai cara simulasi Verilog alternatif yang berupaya memenuhi keperluan simulasi masa depan. __________________________________________________________________________________ Logic simulation is an important step in Very Large Scale Integration (VLSI) IC development. Advancement in Hardware Description Language (HDL) has made Verilog a widely adopted language used to model digital circuit and verification test bench. Electronic Design Automation (EDA) vendor provides software and hardwareassisted approaches to carry out simulations. However, software-based simulator is slow whereas hardware-assisted simulator does not offer the same simulation fidelity stipulated in Verilog. In this research project, a hardware-assisted Verilog simulator, VerCPU System, was proposed to address shortcomings in existing platforms. The simulator core is a custom designed application specific microprocessor specifically adapted to handle Verilog simulation. The microprocessor computes Verilog data in its native form while supporting event-driven parallelism directly to achieve speed supremacy. Being a compiled-code simulator, simulation fidelity compliancy is retained to offer the same result and visibility like the software-based solution. A functional system, VerCPU, was developed and prototyped on a Field Programmable Gate Array (FPGA) development board. This system was successfully verified and benchmarked against a software-based compiled-code simulator, i.e. Synopsys VCS®. VerCPU System can already achieve up to 6 times speed superiority with basic speed improvement techniques applied. The simulator had proven to be a viable alternate Verilog simulator to meet future simulation needs.
Contributor(s):
Tze Sin Tan - Author
Primary Item Type:
Thesis
Identifiers:
Accession Number : 875008415
Language:
English
Subject Keywords:
verification; stipulated; parallelism
Sponsor - Description:
Pusat Pengajian Kejuruteraan Elektrik & Elektronik -
First presented to the public:
5/1/2017
Original Publication Date:
11/20/2019
Previously Published By:
Universiti Sains Malaysia
Place Of Publication:
School of Electrical & Electronic Engineering
Citation:
Extents:
Number of Pages - 219
License Grantor / Date Granted:
  / ( View License )
Date Deposited
2019-11-20 10:31:36.77
Date Last Updated
2020-11-13 10:12:38.306
Submitter:
Mohamed Yunus Yusof

All Versions

Thumbnail Name Version Created Date
Accelerated verilog simulator using application specific microprocessor / Tan Tze Sin1 2019-11-20 10:31:36.77