Dalam reka bentuk peranti silikon, contohnya peranti PCIe, pengesahan reka bentuk adalah bahagian yang penting dalam proses reka bentuk, di mana peranti tersebut diuji dengan ujian pengesahan yang mengesahkan fungsinya. Walau bagaimanapun, penyahpepijatan(debugging) manual masih digunakan secara meluas dalam pengesahan pasca-silikon dan sebilangan besar ujian vektor perlu dianalisis dan ianya melambatkan proses. Justeru, suatu algoritma minimisasi vektor ujian telah dicadangkan untuk menghapuskan vektor ujian berlebihan yang tidak menyumbang kepada penghasilan mula(reproduction) kegagalan ujian. Kaedah yang dicadangkan diilhamkan oleh algoritma “Delta Debugging” yang digunakan dalam penyahpepijatan automatik perisian tetapi masih belum diaplikasikan dalam penyahpepijatan pasca-silikon. Kaedah ini beroperasi dengan menggunakan prinsip pembahagian binari vektor ujian secara binary, dan menguji setiap subset pada satu sistem pasca-silikon “Sistem-Under-Test” (SUT) untuk menentukan jika subset boleh dihapuskan. Apabila diuji dengan menggunakan set ujian vektor yang mengandungi ujian vektor salah dengan sengaja, algoritma ini dapat mengeluarkan vektor ujian salah dengan baik. Dalam kes-kes ujian yang mengandungi sehingga 10,000 vektor ujian, minimizer hanya mengambil masa kira-kira 16ns untuk setiap ujian vektor dalam kes ujian apabila ianya hanya mengandungi satu vektor ujian yang salah. Dalam kes ujian dengan 1000 vektor termasuk vektor yang salah, ia mengambil masa kira-kira 140μs setiap ujian vektor salah yang disuntik. Dengan itu penggunaan CPU minimizer sangat kecil jika dibandingkan dengan masa ujian yang dijalankan pada SUT. Faktor-faktor yang memberi impak besar kepada prestasi algoritma, adalah bilangan vektor salah dan penaburan (jarak) vektor salah. Kesan daripada jumlah vektor ujian dan kedudukan vektor salah agak kecil berbanding dengan dua yang lain. Oleh itu, algoritma ini paling berkesan bagi kes-kes di mana terdapat hanya beberapa vektor ujian yang salah, dengan set vektor ujian yang besar.
In silicon hardware design, such as designing PCIe devices, design verification is an essential part of the design process, whereby the devices are subjected to a series of tests that verify the functionality. However, manual debugging is still widely used in post-silicon validation and is a major bottleneck in the validation process. The reason is a large number of tests vectors have to be analyzed, and this slows process down. To solve the problem, a test vector minimizer algorithm is proposed to eliminate redundant test vectors that do not contribute to reproduction of a test failure, hence, improving the debug throughput. The proposed methodology is inspired by the Delta Debugging algorithm which is has been used in automated software debugging but not in post-silicon hardware debugging. The minimizer operates on the principle of binary partitioning of the test vectors, and iteratively testing each subset (or complement of set) on a post-silicon System-Under-Test (SUT), to identify and eliminate redundant test vectors. Test results using test vector sets containing deliberately introduced erroneous test vectors show that the minimizer is able to isolate the erroneous test vectors. In test cases containing up to 10,000 test vectors, the minimizer requires about 16ns per test vector in the test case when only one erroneous test vector is present. In a test case with 1000 vectors including erroneous vectors, the same minimizer requires about 140μs per erroneous test vector that is injected. Thus, the minimizer’s CPU consumption is significantly smaller than the typical amount of time of a test running on SUT. The factors that significantly impact the performance of the algorithm are number of erroneous test vectors and distribution (spacing) of the erroneous vectors. The effect of total number of test vectors and position of the erroneous vectors are relatively minor compared to the other two. The minimization algorithm therefore was most effective for cases where there are only a few erroneous test vectors, with large number of test vectors in the set.
A test vector minimization algorithm based on delta debugging for post-silicon validation of pcie rootport_Toh Yi Feng_E3_2017_MFAR