Sintesis logik rawak adalah metodologi reka bentuk yang digunakan secara meluas dalam rekabentuk litar dengan kerumitan yang tinggi. Pengkompil rekabentuk menterjemahkan RTL bersifat tingkahlaku ke netlist, kemudian susun atur. Tugas utama jurutera rekabentuk adalah menala kekangan untuk membimbing pengkompil bagi tujuan penumpuan. Dalam projek ini, pengubahsuaian digunakan dalam metodologi rekabentuk semasa. Sebuah „Enjin Peraturan‟ dimasukkan ke dalam aliran rekabentuk semasa dan diubah-suaikan jadi aliran automatik. Jurutera rekabentuk perlu menyediakan peraturan yang disimpulkan sendiri atau hipotesis. „Enjin Peraturan‟ kemudian menyunting kekangan pengkompil secara berperingkat berdasarkan keadaan dan tindakan yang ditetapkan dalam peraturan. Kaedah pengubahsuaian, pelaksanaan dan penilaian digunakan sebagai langkah-langkah untuk membangunkan projek ini. Akhirnya, „Enjin Peraturan‟ telah berjaya ditubuhkan di bawah persekitaran Linux dan Synopsys Design Compiler . Hasil kajian ini menunjukkan bahawa reka bentuk automasi dicapai manakala tahap penumpuan dicapai sederhana. Keputusan penumpuan terbaik diambil dari lelaran kedua dalam kerja automatik kedua. Jumlah TNS yang diperolehi ialah - 9.775ns dan peratusan laluan dengan margin positif ialah 70.2815%. Keputusan kajian ini berjaya membuktikan tujuannya sebagai batu loncatan bagi rekabentuk untuk mencapai penumpuan yang lengkap dalam masa lebih pendek.
___________________________________________________________________________________
Random logic synthesis is a widely used design methodology in high complexity circuit design. Design compiler translates behavioral RTL into netlist, then layout. Primary task by design engineers is tuning constraints to guide the compiler for convergence purpose. In this project, a modification is implemented on the current design methodology. A rules engine is incorporated into this design flow to modify it into automated flow. Design engineers are required to provide it with a self-inferred rules or hypothesis. Rules engine then incrementally edits constraints to the compiler based on conditions and actions set in rules. The methodology modification, implementation and evaluation are used steps by steps to develop this project. In the end, rules engine was successfully established under Linux environment and Synopsys Design Compiler. Result of this research shows that design automation was accomplished while degree of convergence was achieved moderately. Best convergence result was taken from second iteration in second automated run. Total TNS obtained was -9.775ns and the percentage of paths with positive margin was 70.2815%. This research result proved its purpose to provide a stepping stone for the design to achieve complete convergence in a shorter amount of time.
Semi-automated performance verification convergence for random logic synthesis flow_Ho Yoke Keong_E3_2013_NI