Pengesahan IP telah menjadi lebih mencabar untuk peranti FPGA kerana ia menyokong kelajuan operasi yang tinggi. Peripheral Component Interconnect Express (PCIe) adalah IP yang digunakan untuk pemindahan data berkelajuan tinggi yang disokong oleh Intel FPGA. Spesifikasi asas PCIe 3.0 menyokong pemindahan data berkelajuan 8.0 GT/s, 5.0 GT/s dan 2.5 GT/s. Latihan pautan dan Inisialisasi dilakukan pada lapisan fizikal untuk menganalisa lebar pautan dan kadar data pautan. Lapisan fizikal semakin kompleks apabila ia menyokong kelajuan yang lebih tinggi. Keadaan operasi hanya berlaku ketika Hubungan Latihan dan Keadaan Status Mesin (LTSSM) mencapai keadaan L0 setelah peranti dikonfigurasi. Latihan kestabilan latihan diperbaiki dengan mengoptimumkan reka bentuk logik dalam lapisan aplikasi. Dua ujian protokol yang biasanya disahkan dalam industri adalah pengujian menghidupkan dan pengujian pautan & lapisan yang lebih tinggi. Alat pengujian yang disokong oleh Quartus digunakan sepenuhnya untuk mengesan kegagalan semasa latihan pautan. Pencirian prestasi pautan meliputi semua sudut proses, keadaan voltan dan suhu amat sukar dianalisa. Dengan menggunakan kaedah ujian hipotesis, data yang dikumpul memberikan trend yang jelas pada prestasi pautan PCIe. Pernyataan H0 menunjukkan perbezaan yang jelas untuk kes lulus dan gagal. Dalam kajian ini, kes terburuk berlaku pada voltan rendah dan suhu rendah tanpa mengira sebarang sudut proses. Nilai-p lebih besar daripada 0.05 membuktikan pernyataan H0 yang diterima. Perbezaan pada peratusan lulus dan gagal tidak menjejaskan prestasi pautan keseluruhan PCIe. Ia menyimpulkan bahawa kegagalan semasa latihan pautan itu rawak dan tidak disebabkan oleh sebarang kecacatan pada susun atur silikon peranti FPGA. Oleh itu, pengesahan IP menunjukkan kekukuhan peranti dan dapat mematuhi spesifikasi asas PCIe.
IP validation has become more challenging for FPGA device as it supports high operating speed. The Peripheral Component Interconnect Express (PCIe) is an IP used for high speed data transfer that supported by Intel FPGAs. The base specifications of PCIe 3.0 supports 8.0 GT/s, 5.0 GT/s and 2.5 GT/s. The link training and Initialization takes place at physical layer to initialize the link width and link data rate. The physical layer is getting more complex when it supports higher speed. The operational state only happens when Link Training and Status State Machine (LTSSM) reaches L0 state after device being configured. The stability of link training is improved by optimizing the soft logic design in application layer. Two protocol tests usually validated in industry are link up testing and link & higher layer testing. Debugging tools supported by Quartus are fully utilized to detect any failure during link training. The characterization of link performance covers process corners, voltage and temperature conditions are hard to analyze. By using hypothesis testing method, data collected gives a clear trend on the PCIe link performance. The H0 statement shows a significant difference for passing and failing case. In this research, the worst case happened at low voltage and low temperature regardless of any process corners. The p-value is greater than 0.05 proved H0 statement is accepted. The difference on passing and failing percentage is insignificantly impacting overall link performance of PCIe. It concludes that the bug is random and not caused by any defects on the silicon layout of FPGA device. Thus, IP validation shows the robustness of the device and able to comply with base specification of PCIe.
Peripheral component interconnect xxpress (PCIe) ; link training and status state machine (LTSSM) ; intellectual property (IP) ; compatibility validation (CV)
Pcie ip validation process across process corner, voltage and temperature conditions _Nurul Izyan Binti Abdul Karim_E3_2017_MFAR