Pembanding adalah salah satu blok utama yang memainkan peranan penting dalam keseluruhan prestasi penukar analog ke digital (ADC) dalam semua peranti teknologi moden. Peranti berkelajuan tinggi dengan voltan dan kuasa yang rendah dianggap penting untuk aplikasi perindustrian. Reka bentuk pembanding kuasa yang rendah dengan kelajuan tinggi diperlukan untuk memenuhi keperluan dan kebanyakannya dalam peranti elektronik yang diperlukan untuk ADC kelajuan tinggi. Bagaimanapun, peranti berkelajuan tinggi yang membawa kepada teknologi proses CMOS yang semakin meningkat akan menggunakan lebih banyak kuasa. Teknik pengurangan kuasa diterokai dalam reka bentuk litar bersepadu elektronik. Teknik pengurangan kuasa seperti Multi Threshold Super Cut-off Stack (MTSCStack), Dual Threshold Transistor Stacking (DTTS), bulk-driven current mirror, NMOS bulk-driven differential pair dan PMOS bulk-driven differential pair telah dikaji. Tujuan kajian ini adalah untuk mengkaji gabungan teknik ini untuk menghasilkan pembanding yang boleh beroperasi dengan kuasa yang rendah tanpa menjejaskan prestasi sedia ada menggunakan 0.13μm CMOS proses. Pembanding dicadang (pembanding konvensional bersama MTSCStack & DTTS & PMOS bulk-driven differential pair) menunjukkan keputusan 11.1 mV bagi mengimbangi, 19.8 mV bagi resolusi, 40.5 gandaan voltan, 21.86 ns bagi perambatan lengah, 4.06 μW bagi kuasa statik, 18.91μW bagi kuasa dinamik dan 22.97 μW bagi keseluruhan kuasa.
_______________________________________________________________________________________________________
Comparator is one of the main blocks that plays an important role in overall performance of analog to digital converters (ADC) in all modern technology devices. High speed devices with low voltage and low power are considered essential for
industrial application. Design a low power comparator with high speed is required to accomplish the requirements mostly in electronic devices that necessity for high speed ADCs. However, high speed device that lead the scaling down of CMOS process technology will consumed more power. The power reduction techniques are explored in electronic integrated circuit (IC) design. Power reduction techniques such as Multi Threshold Super Cut-off Stack (MTSCStack), Dual Threshold Transistor Stacking (DTTS), bulk-driven current mirror, NMOS bulk-driven differential pair and PMOS bulk-driven differential pair were studied. The aim of this study is to investigate the combination of these techniques to produce a comparator that can operate in low power without compromising existing performance using 0.13μm CMOS process. Proposed comparator (conventional comparator with MTSCStack & DTTS & PMOS bulk-driven differential pair) shows result of 11.1 mV for offset, 19.8 mV for resolution, 40.5 for voltage gain, 21.86 ns for propagation delay, 4.06 μW for static power, 18.91 μW for dynamic power and 22.97 μW for total power.
Design and simulation of low power Comparator using low power design Techniques for analog circuits / Syafira Rasidi