Dengan peningkatan kegagalan cip disebabkan ESD, reka bentuk IC untuk membangunkan aliran reka bentuk ESD yang komprehensif menggunakan pelbagai perisian automatik yang boleh mengesan secara berkesan kelemahan reka bentuk ESD lebih awal dalam fasa reka bentuk telah menjadi semakin penting. Kita perlu mendapatkan reka bentuk (reka bentuk ESD dalam konteks ini) yang tepat pada kali pertama. Aliran pengesahan reka bentuk ESD sedia ada adalah sama ada bergantung susun atur (pemeriksa peraturan reka bentuk susun atur), bergantung litar (simulasi litar) atau terlalu lewat untuk memintas masalah reka bentuk ESD. Satu cadangan aliran reka bentuk ESD ditunjukkan dengan beberapa idea reka bentuk ESD yang betul-masa-pembinaan. Satu metodologi reka bentuk dan strategi perlindungan ESD untuk sistem digital, teguh kepada peristiwa-peristiwa ESD, dibangunkan dan disahkan untuk teknologi MOS komersial 45nm, 65 nm dan 90 nm. Aliran
reka bentuk ESD pada dasarnya mengambil berat tentang model tekanan ESD HBM, MM dan CDM. Aliran reka bentuk ESD yang dihasilkan menunjukkan pelbagai jenis kesilapan reka bentuk telah dapat dikesan dan mewajarkan keperluan untuk peningkatan strategi perlindungan ESD ini. Kita mempunyai pemeriksa aturan reka bentuk bentangan, simulasi litar, alat automatik letakan pengapit dan beberapa alatan lain dalam aliran reka bentuk ESD ini. Menggunakan teknik-teknik pengukuran, pemodelan dan simulasi, metodologi reka bentuk dan strategi perlindungan ESD telah berjaya diimplementasikan ke dalam aliran reka bentuk utama komersial. Cip-cip ujian tertentu, direkabentuk menggunakan aturan-aturan ESD konvensional yang disasarkan untuk perlindungan tekanan ESD, telah digunakan sebagai bahan-bahan ujian bagi metodologi baru ini. Perubahan reka bentuk ini menghasilkan cip yang melepasi aras-aras tekanan ESD ( piawaian industri HBM 2.5kV, MM 200V dan CDM 500V) dengan hampir tiada pindaan reka bentuk yang besar.
_______________________________________________________________________________________________________
With the increase events of ESD-induced chip failure, it has become vital for the IC design community to develop a comprehensive ESD design flow with various automated tools that can efficiently detect ESD design weakness early in the design phase. We need to get the design (ESD design in this context) right at the very first time. Existing ESD design
verification flow is either layout dependent (layout design rule checker), circuit dependent (circuit simulation) or too late to intercept the ESD design problem. A proposed ESD design flow is demonstrated with some correct-by-construction ESD design idea. An ESD design methodology and protection strategy for digital systems, robust to ESD events, is
developed and validated for commercial 45nm, 65 nm and 90 nm MOS technologies. The ESD design flow basically takes care of the HBM, MM and CDM ESD stress models. The ESD design flow demonstrates different type of design errors that the tools have uncovered and justify the need for this enhanced ESD protection strategy. We have layout design rule
checker, circuit simulation, auto clamp placement tool and other tools in our ESD design flow. Using these measurement, modeling and simulation techniques, the design methodology and protection strategy was successfully implemented into a commercial mainstream design flow. Specific IC test chips, designed using conventional ESD rules targeted for ESD stress protection, were used as test vehicles for the new methodology; resulting design changes resulted in chips that passed levels of ESD stress ( industrial standard of HBM 2.5kV, MM 200V and CDM 500V) with virtually no major design amendments.
A systematical approach for a robust electrostatic discharge (esd) design / Chuah Cheow Theng